[發明專利]門級電路的并行仿真處理方法、計算機可讀存儲介質

在審

• 申請號: 202110438114.4
• 申請日: 2021-04-22
• 公開（公告）號: CN113095022A
• 公開（公告）日: 2021-07-09
• 發明（設計）人: 王玉皞;徐子晨;羅雨桑;胡海川;葉亮;高景雄;陳俊源;黃國勇
• 申請（專利權）人: 國微集團（深圳）有限公司
• 主分類號: G06F30/367
• 分類號: G06F30/367;G06F30/327
• 代理公司: 深圳市康弘知識產權代理有限公司 44247
• 代理人: 尹彥

本發明公開了一種門級電路的并行仿真處理方法、計算機可讀存儲介質。其中門級電路的并行仿真處理方法，包括：基于門級電路的鄰接矩陣，采用第一預設分割算法將門級電路對應的圖分割為多個團；將每個團作為一個超點，采用第一數據結構對各超點數據進行封裝；以所有超點形成的超點圖為基礎，采用第二預設分割算法將所有超點分為可并行處理的多個分區，并將分區數據采用第二數據結構進行封裝；基于超點數據和分區數據，采用預設優先級分配算法生成團之間的團優先級事件隊列以及團內部的結點優先級事件隊列；依據優先級事件隊列定義的仿真順序對門級電路進行仿真。本發明可有效提升門級電路的仿真效率，降低門級電路的仿真復雜度。

技術領域

本發明涉及門級電路的仿真技術領域，尤其涉及一種可提高門級電路仿真效率的并行仿真處理方法。

背景技術

隨著集成電路的不斷發展，無論是芯片正向設計還是反向設計，它們對于工具的依賴性越來越強，這對相關軟件的處理速度提出了更高的挑戰。完全免費開源的數字芯片仿真器有Icarus Verilog、Yosys等。

在仿真過程中，受電路設計規模的影響，不同規模的電路仿真時間差異較大，大規模的電路仿真耗時極長，而對于小型電路仿真耗時則為微秒級，加速電路仿真是芯片仿真階段中亟待有效解決的關鍵問題。絕大部分軟件的運行速度極大依賴數據集的規模，效率依賴于計算性能，采用計算性能更好的硬件是現在廣泛使用的減少處理時間的有效方法。為了解決這一問題，使用多核處理器、GPU等具有優異計算性能的硬件成為近年來提高生產效率的主要方法之一。然而，GPU異構架構對計算平臺的能耗和成本要求很高，且基于GPU的軟件移植開發周期過程較長，不利于短時間軟件加速的快速實現。

因此，在考慮硬件成本和能耗的前提下提高仿真效率是業界亟待解決的技術問題。

發明內容

為了解決現有技術中仿真加速采用高性能硬件的方式導致硬件成本較高的技術問題，本發明提出一種門級電路的并行仿真處理方法、計算機可讀存儲介質。

本發明提出的門級電路的并行仿真處理方法，包括：

步驟1，基于門級電路的鄰接矩陣，采用第一預設分割算法將門級電路對應的圖分割為多個團；

步驟2，將每個團作為一個超點，采用第一數據結構對各超點數據進行封裝；

步驟3，以所有超點形成的超點圖為基礎，采用第二預設分割算法將所有超點分為可并行處理的多個分區，并將分區數據采用第二數據結構進行封裝；

步驟4，基于超點數據和分區數據，采用預設優先級分配算法生成團之間的團優先級事件隊列以及團內部的結點優先級事件隊列；

步驟5，依據結點優先級事件隊列以及團優先級事件隊列定義的仿真順序對門級電路進行仿真。

進一步，所述步驟1包括：

步驟1.1，預設四個集合，分別為：記錄所有確定的極大團列表的T集合，記錄當前極大團中已經加入的結點的H集合，記錄可能還能加入到當前極大團中的結點的F集合，記錄已經加入過之前被分割的某個極大團中的結點的A集合；F集合的初始元素為所有結點；

步驟1.2，依據極大團分割原則，遍歷每一個結點及其后繼結點，直至所有結點及其后繼結點遍歷完成，得到被分割的所有團；

每次遍歷到的結點從F集合中取出加入至H集合中，同時更新F集合和A集合；

當F集合不為空且A集合為空時，則H集合中的當前極大團未分割完畢，則繼續下一個結點的遍歷；

當F集合和A集合都為空時，則H集合中當前極大團分割完畢，將H集合中的所有結點作為一個極大團添加到T集合中；

當F集合為空且A集合不為空時，則H集合中當前極大團與T集合中已經被分割的極大團重復，則繼續下一個結點的遍歷；