[發明專利]一種基于神經網絡的自校準系統及方法

有效

• 申請號: 202110436697.7
• 申請日: 2021-04-22
• 公開（公告）號: CN113391188B
• 公開（公告）日: 2022-04-22
• 發明（設計）人: 郭東輝;刁基東;肖文潤
• 申請（專利權）人: 廈門大學
• 主分類號: G01R31/28
• 分類號: G01R31/28;G06N3/04;G06N3/08
• 代理公司: 廈門福貝知識產權代理事務所(普通合伙) 35235
• 代理人: 陳遠洋

本發明給出了一種基于神經網絡的自校準系統及方法，通過設置自檢單元、可調元件陣列和計算單元，自檢單元測量與待校準電路關聯的低頻測量值M，可調元件陣列將計算單元的控制字輸入待校準電路，計算單元基于自檢單元和可調元件陣列進行校準。本發明能夠通過訓練神經網絡來預測待校準電路的電性能參數，計算期望的電性能參數下所對應的計算單元的控制字，通過控制字控制接入到可調元件陣列的可調元件值，使得待校準電路校準至期望的電性能參數范圍內從而有效降低模擬、射頻等電路的測試成本和復雜度，提高校準效率。

技術領域

本發明涉及電子電路領域，尤其是一種基于神經網絡的自校準系統及方法。

背景技術

隨著半導體技術中工藝節點的推進，CMOS的截止頻率越來越高，使得CMOS工藝的電路可以工作于射頻/毫米波的頻段，并可以將數字、模擬、射頻電路部分集成在一塊芯片上構成片上系統(SOC)。模擬、射頻電路容易受工藝PVT的影響而偏離設計時所期望的工作狀態，當與大量快速變化的數字邏輯在同一襯底上共存時，它們會受到額外的噪聲干擾。設計人員在設計電路之時，必須要考慮電路的魯棒性，因為SOC中只要有一個射頻模塊性能偏移，就可能造成芯片性能不符合設計預期。

為了得到更強處理能力、更低功耗和更低制造成本的數字處理器和存儲單元，晶體管的尺寸不斷減小。而隨著晶體管尺寸的減小，電路的可靠性快速下降。為了保證質量，射頻/毫米波集成電路需要大量的測試來檢測其成品性能。但高頻電路的測試需要用到自動測試設備(ATE)，在難度和成本上都高出一般模擬電路很多。近年來射頻部分自檢測、自校準技術仍處于研究中，在新的背景下，如何降低射頻/毫米波電路測試及校準的復雜性和成本，設計能夠自測試并且自校準的電路成為了當下學術界、工業界的研究重點之一。

神經網絡自二十世紀四五十年代現世以來，經過幾十年的發展，在模式識別、自動控制、信號處理、輔助決策、人工智能等眾多研究領域取得了廣泛的成功。將神經網絡引入到射頻電路自校準中，與片上自檢測感知器結合，基于機器學習來預測電路參數并以此校準，可以簡化或避免高頻的測試，從而有效降低模擬、射頻電路的測試成本和復雜度，提高校準效率。

現有技術中，自校準技術在設計時按照傳統設計過程設計模擬/射頻電路，并通過合理地在電路中插入調優旋鈕，調節調優旋鈕可以影響電路性能，從而留下較大的設計裕度，然后采用校準算法在芯片制造后恢復良率損失，并在電路各性能之間實現整體的權衡。

現有校準方法最主要的問題在于算法實現上，整個校準流程完成所需要的時間較長。傳統校準算法中首先確定某個優先級較高的待校準參數，按照一定的步長來從硬件上改變調優旋鈕，重新測試電路性能，從而尋找在該PVT下最優的性能參數。在找到該待校準參數的最優值后，再校準另一參數。實質上是一種遍歷搜索算法，且需要在硬件上改變調優旋鈕的值，以期得到自檢單元sensor讀數來判斷性能參數變化。整個校準流程從算法運行到硬件調優旋鈕變化、自檢單元sensor輸出變化都需要一定的時間，找到最優設置值的耗時較長，測試成本高，校準效率低。

因此，需要一種能夠有效降低模擬、射頻等電路的測試成本和復雜度，提高校準效率的自校準方式。

發明內容

本發明提出了一種基于神經網絡的自校準系統及方法，用以解決上述技術問題。

在一個方面，本發明提出了一種基于神經網絡的自校準系統，包括：

自檢單元，包括待校準電路所對應的dummy電路，測量dummy電路的低頻測量值M，其中，低頻測量值M分別關聯于待校準電路的工藝參數Pr和待校準電路的電性能參數P；

可調元件陣列，連接到待校準電路，配置于接收計算單元的控制字TKc調整自身的可調元件值TK，并將調整后的可調元件值TK輸入待校準電路以使待校準電路達到滿足期望的電性能參數，其中，可調元件值TK關聯于電性能參數P；