[發明專利]一種半導體結構及其制造方法

有效

• 申請號: 202110348760.1
• 申請日: 2021-03-31
• 公開（公告）號: CN113097091B
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 張權;彭進;董金文;華子群
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L21/78;H01L23/00;H01L27/105
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 張李靜;張穎玲

本申請實施例公開了一種半導體結構及其制造方法，所述半導體結構包括：測試結構和保護結構，所述測試結構和所述保護結構位于切割道內；其中，所述保護結構包括多個接觸，所述多個接觸呈環形分布以包圍所述測試結構；所述接觸的深度大于所述測試結構的深度。

技術領域

本申請實施例涉及半導體制造領域，尤其涉及一種半導體結構及其制造方法。

背景技術

隨著技術進步，集成電路制造工藝要求日益增高，且由于集成電路制造周期長，成本高，因此，提高制造工藝的制造效率及質量尤為重要。

在集成電路制造過程中，通常在晶圓的各個集成電路芯片周邊的切割道內制造測試結構(Testkey)，再在制造完成后對測試結構進行檢測，以對相應的制造工藝進行測試。如果在晶圓制造完成后對測試結構進行電性檢測等各類檢測時，發現該測試結構有短路、斷路或漏電等失效情況，則通過對測試結構進行失效性分析來分析失效發生的原因，以對工藝進行相應的調整和改進。

然而，隨著3D-NAND層數的增加，切割道內介質層應力變得越來越難以控制，特別是進行熱處理工藝的情況下，會引起介質層向芯片偏移，這可能會使切割道內形成的測試結構發生套準偏移(Overlay，OVL)。

發明內容

有鑒于此，本申請實施例為解決現有技術中存在的至少一個問題而提供一種半導體結構及其制造方法。

為達到上述目的，本申請實施例的技術方案是這樣實現的：

第一方面，本申請實施例提供一種半導體結構，包括：測試結構和保護結構，所述測試結構和所述保護結構位于切割道內；其中，

所述保護結構包括多個接觸，所述多個接觸呈環形分布以包圍所述測試結構；所述接觸的深度大于所述測試結構的深度。

在一種可選的實施方式中，所述測試結構包括：金屬互連層、以及與所述金屬互連層電連接的導電接觸。

在一種可選的實施方式中，所述金屬互連層包括金屬連線、金屬插塞和金屬襯墊。

在一種可選的實施方式中，所述導電接觸為內部填充有導電材料的接觸孔。

在一種可選的實施方式中，所述接觸為內部填充有金屬材料的接觸孔。

在一種可選的實施方式中，所述保護結構與所述測試結構之間的距離為400nm-1000nm。

在一種可選的實施方式中，所述多個接觸分布在多個同心環上，其中，所述多個同心環中的各個相鄰兩個同心環之間的距離相等。

在一種可選的實施方式中，所述測試結構和所述保護結構形成于介質層中，其中，所述接觸貫穿所述介質層。

在一種可選的實施方式中，所述測試結構為晶圓允收測試結構、或者電遷移測試結構、或者應力遷移測試結構。

第二方面，本申請實施例提供一種半導體結構的制造方法，所述方法包括：

在半導體襯底上形成介質層；

在所述介質層內形成測試結構；

在所述測試結構的周圍形成保護結構，所述保護結構包括多個接觸，所述多個接觸呈環形分布以包圍所述測試結構；所述接觸的深度大于所述測試結構的深度；

其中，所述測試結構和所述保護結構位于切割道內。

在一種可選的實施方式中，所述在所述介質層內形成測試結構，包括：

通過第一工序在所述介質層內形成導電接觸；以及，

通過第二工序在所述導電接觸的上端形成金屬互連層；

其中，所述導電接觸和所述金屬互連層構成測試結構。