[發明專利]高Latch up能力的失效安全IO電路

在審

• 申請號: 202110346098.6
• 申請日: 2021-03-31
• 公開（公告）號: CN112952789A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: 呂斌;何軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H02H9/04
• 分類號: H02H9/04
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦健

本發明公開了一種高Latch up能力的失效安全IO電路，包含一失效安全IO基礎電路以及一分壓電阻R1；所述的失效安全IO基礎電路包含有第一及第二控制端輸入接口，從外界通過所述第一及第二控制端輸入接口分別輸入第一及第二控制信號，以控制所述電路的工作；所述的失效安全IO基礎電路還包含有一PAD端，所述PAD端為信號電流通道；所述的失效安全IO基礎電路的電源正極端通過電阻R1接到外部電源上。在電路正常工作時，較小的驅動電流在分壓電阻上形成的壓降極小，不影響電路的正常工作；當假定Latch up發生時，大的Latch up保持電流在分壓電阻上產生的壓降使得寄生SCR的源端電壓低于Latch up的保持電壓，從而抑制了Latch up的發生。

技術領域

本發明涉及半導體集成電路領域，特別是指一種高Latch up能力的失效安全IO電路。

背景技術

隨著電子技術的發展，電子電路的集成度越來越高，相關的電壓瞬變會引起半導體器件失效，即鎖定效應（latch-up）。在cmos芯片中, Latch up是在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路, 它的存在會使VDD和GND之間產生大電流。如圖1中（a）、(b)所示， P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub)； N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成兩個BJT。

QPNP為一垂直式PNP BJT, 基極(base)是Nwell, 基極到集電極(collector)的電流增益β1可達數百倍；QNPN是一側面式的NPN BJT，基極為P substrate（襯底），基極到集電極(collector)的電流增益β2可達數十倍。Rwell是Nwell的寄生電阻，其值可以到20KΩ；Rsub是襯底電阻，其值從數百到幾歐姆。QPNP和QNPN形成NPNP結構，構成寄生可控硅（Silicon-controlled rectifier: SCR）電路。當無外界干擾未引起觸發時，兩個BJT處于截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。

當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，此時BJT的發射結正偏，電流反饋到另一個BJT，最終的反饋回路引起的電流需要乘以增益β1×β2，此時為SCR的觸發。從而使兩個BJT因觸發而導通，VDD至GND（VSS）間形成低抗通路，Latch up由此而產生。

如果β1×β2≥1滿足，兩個BJT將會持續產生高飽和電流，甚至在沒有觸發條件的時候。

從半導體工藝層面，如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。鎖定效應發生的狀態下器件在電源與地之間形成短路，造成大電流、EOS和器件損壞。鎖定效應測試為產品可靠性設計提供了重要的技術依據，不同的鎖定失效模式可以揭示不同的設計工藝缺陷。

隨著IC制造工藝的發展, 封裝密度和集成度越來越高,產生Latch up的可能性會越來越大。Latch up 產生的過度電流量可能會使芯片產生永久性的破壞, Latch up的防范是IC設計中的最重要措施之一。

Latch up 最易產生在易受外部干擾的I/O電路處, 也偶爾發生在內部電路。如圖2所示，通常在失效安全（fail-safe）IO的應用中，由于在電源斷電的情況下，PAD上的信號電流不能到電源上導致漏電，所以輸出驅動的PMOS管的bulk端不能接到電源上，而是用一個高電壓選擇電路在電源電壓和PAD電源之間切換。這種結構對控制Latch up的能力而言是非常弱的。