[發明專利]高Latch up能力的失效安全IO電路

在審

• 申請號: 202110346098.6
• 申請日: 2021-03-31
• 公開（公告）號: CN112952789A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: 呂斌;何軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H02H9/04
• 分類號: H02H9/04
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦健

1.一種高Latch up能力的失效安全IO電路，其特征在于：包含一失效安全IO基礎電路以及一電阻R1；

所述的失效安全IO基礎電路包含有第一及第二控制端輸入接口，從外界通過所述第一及第二控制端輸入接口分別輸入第一及第二控制信號，以控制所述電路的工作；

所述的失效安全IO基礎電路還包含有一PAD端，所述PAD端為信號電流通道；

所述的失效安全IO基礎電路還包含有一電源正極以及一電源負極，所述電源負極接地；

所述的電源正極通過電阻R1接到外部電源。

2.如權利要求1所述的高Latch up能力的失效安全IO電路，其特征在于：所述的失效安全IO基礎電路為一NMOS、一PMOS以及一高壓選擇電路組成；所述的第一控制信號接PMOS的柵極，所述第二控制信號接NMOS的柵極，所述的NMOS的源極為所述的失效安全IO基礎電路的電源負極，失效安全IO基礎電路通過所述的電源負極接地；

所述的PMOS與NMOS串聯，即PMOS的漏端與NMOS的漏端相連；所述PMOS與NMOS的串聯節點為PAD端；

所述PMOS的源端與電阻R1的第一端相連，所述電阻R1的第二端為外部電源的連接端；在所述PMOS的漏端與電阻R1的第二端之間還接有一高壓選擇電路，所述PMOS的bulk端連接到高壓選擇電路；所述高壓選擇電路實現PMOS的bulk端在外部電源電壓與PAD之間切換；

發生latch up時，所述PMOS的N阱懸空，整個失效安全IO電路寄生等效為N阱懸空的晶閘管SCR。

3.如權利要求1所述的高Latch up能力的失效安全IO電路，其特征在于：所述的電阻R1的阻值為5～10Ω。

4.如權利要求2所述的高Latch up能力的失效安全IO電路，其特征在于：所述的電路在正常工作狀態下，工作電壓為VDDH，所述PMOS管輸出的驅動電流為Iout，電阻R1的阻值為R，所以在電阻R1上形成的壓降為VR1=Iout*R，PMOS管源端電壓VDDH’=VDDH-VR1；調整電阻R1的阻值R使所述電阻R1上的壓降不高于工作電壓VDDH的5%，整個電路正常工作不受影響；

所述電路發生Latch up時，假定Latch up的保持電壓為Vh，保持電流為Ih；Latch up發生時所述保持電流Ih為驅動電流Iout的至少20倍；所述寄生的SCR 兩端的壓降為VDDH’=VDDH- VR’= VDDH-Ih*R；VDDH’小于latch up 需要的保持電壓Vh， 假定成立，所述電路能抑制Latch up。

5.如權利要求4所述的高Latch up能力的失效安全IO電路，其特征在于：所述的工作電壓VDDH為5.5V，所述驅動電流Iout為10mA。

6.如權利要求4所述的高Latch up能力的失效安全IO電路，其特征在于：發生Latch up時，所述的保持電流Ih為至少200mA,高則達到安培級電流。

7.如權利要求4所述的高Latch up能力的失效安全IO電路，其特征在于：當寄生SCR兩端的壓降低于保持電壓或者外界供給的電流低于保持電流時，不發生Latch up。