[發明專利]多核心處理器電路

在審

• 申請號: 202110330711.5
• 申請日: 2021-03-26
• 公開（公告）號: CN113515063A
• 公開（公告）日: 2021-10-19
• 發明（設計）人: 蔡文浩;張寶樹;謝志明
• 申請（專利權）人: 新唐科技股份有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王濤;任默聞

本發明提供一種多核心處理器電路，包括多個處理器核心、程序存儲器、第一匯流排、數據存儲器及第二匯流排。程序存儲器用以儲存至少一程序指令。第一匯流排耦接于這些處理器核心與程序存儲器之間。數據存儲器用以儲存至少一程序數據。第二匯流排耦接于多個處理器核心與數據存儲器之間。這些處理器核心逐個被使能以存取程序存儲器及數據存儲器，且其余的處理器核心被關閉。

技術領域

本發明是有關于一種處理器電路，且特別是有關于一種多核心處理器電路。

背景技術

由于電子技術的進步，通過使用多核處理器可以實現更高的計算復雜性。為了降低晶片的成本，多核心設計中通常需要共享存儲器架構。常規的多核心存儲器共享設計需要仲裁器中的額外成本，尤其是程序存儲器和數據存儲器。于是，為共享程序存儲器和用于多核心設計的數據存儲器提出了一種新的架構，以通過使用分時共享方法，不存在存儲器仲裁器的開銷。

發明內容

本發明提供一種多核心處理器電路，可省略存儲器仲裁器的開銷。

本發明的多核心處理器電路，包括多個處理器核心、程序存儲器(programmemory)、第一匯流排(first bus)、數據存儲器(data memory)及第二匯流排(secondbus)。程序存儲器用以儲存至少一程序指令。第一匯流排耦接于這些處理器核心與程序存儲器之間。數據存儲器用以儲存至少一程序數據。第二匯流排耦接于多個處理器核心與數據存儲器之間。其中，這些處理器核心逐個被使能以存取程序存儲器及數據存儲器，且其余的處理器核心被關閉。

基于上述，本發明實施例的多核心處理器電路，其中多個處理器核心不會同時運行，因此這些處理器核心與程序存儲器或數據存儲器的存取永遠不會發生沖突。因此，不需要額外的仲裁程序設計來協調程序存儲器和數據存儲器。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。

附圖說明

圖1為依據本發明一實施例的多核心處理器電路的示意圖。

圖2為依據本發明一實施例的多核心處理器電路的時序示意圖。

符號說明

100：多核心處理器電路；

110_1～110_n：處理器核心；

120：程序存儲器；

130：第一匯流排；

140：數據存儲器；

150：第二匯流排；

160：控制電路；

161：計數器；

170：時鐘產生器；

A～N：暫存器；

CLK：操作時鐘；

DATA：程序數據；

INST：程序指令；

PM、DM：操作循環；

TA、TB：使能期間。

具體實施方式

圖1為依據本發明一實施例的多核心處理器電路的示意圖。請參照圖1，在本實施例中，多核心處理器電路100包括多個處理器核心110_1～110_n、程序存儲器120、第一匯流排130、數據存儲器140、第二匯流排150、控制電路160及時鐘產生器170，其中程序存儲器120用以儲存至少一程序指令INST，并且數據存儲器140用以儲存至少一程序數據DATA。其中，n為二以上的正整數。