[發明專利]多核心處理器電路在審
| 申請號： | 202110330711.5 | 申請日： | 2021-03-26 |
| 公開（公告）號： | CN113515063A | 公開（公告）日： | 2021-10-19 |
| 發明（設計）人： | 蔡文浩;張寶樹;謝志明 | 申請（專利權）人： | 新唐科技股份有限公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042 |
| 代理公司： | 北京三友知識產權代理有限公司 11127 | 代理人： | 王濤;任默聞 |
| 地址： | 中國臺灣新竹*** | 國省代碼： | 臺灣;71 |
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| 摘要： | |||
| 搜索關鍵詞： | 多核 處理器 電路 | ||
1.一種多核心處理器電路，其特征在于，包括：
多個處理器核心；
一程序存儲器，用以儲存至少一程序指令；
一第一匯流排，耦接于所述處理器核心與所述程序存儲器之間；
一數據存儲器，用以儲存至少一程序數據；以及
一第二匯流排，耦接于所述多個處理器核心與所述數據存儲器之間，
其中所述處理器核心逐個被使能以存取所述程序存儲器及所述數據存儲器，且其余的所述處理器核心被關閉。
2.根據權利要求1所述的多核心處理器電路，其特征在于，還包括一控制電路，耦接所述處理器核心，以逐個使能所述處理器核心。
3.根據權利要求2所述的多核心處理器電路，其特征在于，還包括一時鐘產生器，用以產生一操作時鐘至所述控制電路，其中所述控制電路僅將所述操作時鐘提供至被使能的處理器核心。
4.根據權利要求3所述的多核心處理器電路，其特征在于，所述控制電路具有多個暫存器，所述暫存器個別與所述處理器核心對應，并且所述處理器核心個別的使能期間決定于對應的暫存器中所儲存的值。
5.根據權利要求4所述的多核心處理器電路，其特征在于，所述處理器核心個別的使能期間決定于各所述處理器核心的性質。
6.根據權利要求5所述的多核心處理器電路，其特征在于，相同性質的處理器核心具有相同時間長度的使能期間，并且不同性質的處理器核心具有不同時間長度的使能期間。
7.根據權利要求5所述的多核心處理器電路，其特征在于，具有簡單處理任務的處理器核心具有較短時間的使能期間，并且具有復雜處理任務的處理器核心具有較長時間的使能期間。
8.根據權利要求4所述的多核心處理器電路，其特征在于，所述控制電路包括一計數器，用以計數所述處理器核心的使能期間。
9.根據權利要求8所述的多核心處理器電路，其特征在于，所述計數器依據所述操作時鐘進行計數，在所述控制電路改變所述操作時鐘的提供至的處理器核心時重置，并且在所述計數器的值達到對應的暫存器中所儲存的值時，將所述操作時鐘提供至下一處理器核心。
10.根據權利要求1所述的多核心處理器電路，其特征在于，使能的處理器核心通過所述第一匯流排存取所述程序存儲器且通過所述第二匯流排存取所述數據存儲器。
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