[發明專利]集成ESD的SiC功率MOSFET器件及制備方法

在審

• 申請號: 202110321862.4
• 申請日: 2021-03-25
• 公開（公告）號: CN112951922A
• 公開（公告）日: 2021-06-11
• 發明（設計）人: 陳欣璐;黃興;張梓豪;隋金池;龔牧峰
• 申請（專利權）人: 派恩杰半導體（杭州）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/02;H01L21/336
• 代理公司: 杭州五洲普華專利代理事務所(特殊普通合伙) 33260
• 代理人: 姚宇吉

本發明提供了一種集成ESD的SiC功率MOSFET器件及其制備方法，由于用于ESD的PN結二極管是集成在MOSFET器件本身需要的柵極壓焊區下方，不需要額外的芯片面積，不會影響芯片的集成度。且柵極壓焊區的面積較大，使得PN結二極管的面積也可以較大，PN結二極管環繞在柵極壓焊區的下方，可以利用柵極壓焊區的面積，增大PN結二極管的面積提高ESD泄放能力；由于通過調節PN結邊緣的形貌和摻雜濃度就可以調節PN結二極管的擊穿電壓，因此通過在第一摻雜離子重注入區和第二摻雜離子注入區的邊緣設置多個尖峰角，就可以調節PN結二極管的擊穿電壓；且所述PN結二極管的形成是和形成MOSFET器件的工藝步驟同步進行，不額外增加光刻掩膜步驟，不會增加芯片制作成本。

技術領域

本發明涉及SiC功率器件領域，特別涉及一種集成ESD的SiC功率MOSFET器件及制備方法。

背景技術

半導體領域，靜電釋放(ESD)會對芯片中的器件，特別是對于MOSFET器件這種極薄柵介質的器件，產生破壞作用，在柵極產生一個高電場，使得柵介質在高電場下發生絕緣擊穿，從而使器件失效。靜電保護是指當帶有靜電的物體或人體接觸芯片時能夠迅速消除靜電產生的電壓或電流，達到保護芯片器件的目的。在各種可靠性測試標準中都有靜電(ESD)的標準，因此靜電保護也是器件設計中一項重要指標。

在現有的硅基的MOSFET和IGBT器件中，利用二極管作為集成ESD是很常見的設計，請參考圖1，MOSFET器件M1的柵極和源極之間連接有一個二極管D1，當靜電釋放在MOSFET器件M1的柵極產生一個高電場，在柵介質被高電場下作用下發生絕緣擊穿之前，優先擊穿了二極管D1的PN結，使得MOSFET器件M1的柵極免于被擊穿，從而達到保護芯片器件的目的。

但現有的硅基的MOSFET和IGBT器件中，由于硅基的PN結二極管的擊穿電壓很低，所以硅基的ESD二極管通常設置在柵極的多晶硅中，采用N型和P型摻雜多晶硅得到二極管。但這種方法不僅需要額外的光刻版，增加了產品的成本，且由于是在柵極的多晶硅中集成二極管，也會影響MOSFET和IGBT的柵氧特性。

發明內容

本發明為了克服現有技術的不足，提供一種集成ESD的SiC功率MOSFET器件及制備方法，可以在不增加光刻掩膜的情況下，在碳化硅MOSFET器件的柵極和源極兩端集成一個PN結二極管，利用SiC PN結二極管較高的擊穿電壓(通常在40V以上)實現對柵極的靜電保護，并且PN結二極管與MOSFET器件的體區和源區一起注入，可以通過調節PN結邊緣的形貌和摻雜濃度調節PN結二極管的擊穿電壓。

為實現上述目的，本發明實施例提供了一種集成ESD的SiC功率MOSFET器件，包括碳化硅半導體基底，所述碳化硅半導體基底包括MOSFET元胞區和柵極壓焊區，所述碳化硅半導體基底包括碳化硅襯底和位于所述碳化硅襯底表面的碳化硅外延層；位于所述碳化硅半導體基底另一表面的漏極電極；

位于所述MOSFET元胞區的碳化硅外延層表面的柵極結構和覆蓋所述柵極結構的柵源極間介質；位于所述柵極結構兩側且位于所述MOSFET元胞區的碳化硅外延層內的第一摻雜離子注入基區；位于所述第一摻雜離子注入基區內的第一摻雜離子重注入體區和第二摻雜離子注入源區，位于所述第一摻雜離子重注入體區和第二摻雜離子注入源區表面的源極電極；位于所述柵極壓焊區的碳化硅外延層內的第一摻雜離子注入區和位于所述第一摻雜離子注入區內的第二摻雜離子注入區，所述柵極壓焊區的第一摻雜離子注入區和第二摻雜離子注入區構成PN結二極管，所述柵極壓焊區的第一摻雜離子注入區與所述MOSFET元胞區的第一摻雜離子重注入體區或第一摻雜離子注入基區同時形成且相連，所述柵極壓焊區的第二摻雜離子注入區與所述MOSFET元胞區的第二摻雜離子注入源區同時形成，所述第一摻雜離子注入區和第二摻雜離子注入區的邊緣具有多個尖峰角；位于所述柵極壓焊區的碳化硅外延層表面的壓焊區柵極結構和位于所述壓焊區柵極結構表面的柵極電極，所述壓焊區柵極結構和柵極結構相連，所述壓焊區柵極結構內具有開口暴露出所述第二摻雜離子注入區表面，且所述柵極電極同時覆蓋暴露出的第二摻雜離子注入區表面和壓焊區柵極結構表面。