[發(fā)明專利]一種集成電路仿真方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 202110302151.2
• 申請日: 2021-03-22
• 公開（公告）號: CN112836454B
• 公開（公告）日: 2022-03-08
• 發(fā)明（設(shè)計）人: 吳修衡;朱召法;胡曉翔
• 申請（專利權(quán)）人: 浙江甬聚電子科技有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33
• 代理公司: 北京東方盛凡知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11562
• 代理人: 王穎

本發(fā)明公開了一種集成電路仿真方法，包括：S1，基于集成電路的非電學(xué)域進行第一次仿真，獲得影響電學(xué)域的第一電學(xué)域參數(shù)值，利用第一電學(xué)域參數(shù)值為第二仿真更新影響電學(xué)域的參數(shù)值；S2，進行第二仿真，獲得影響非電學(xué)域第二非電學(xué)域參數(shù)值，利用第二非電學(xué)域參數(shù)值為第一仿真更新影響非電學(xué)域的參數(shù)值；S3，循環(huán)重復(fù)S1、S2，直到仿真結(jié)束。一種集成電路仿真系統(tǒng)，包括第一仿真模塊、第一參數(shù)值獲得模塊、第二仿真參數(shù)值更新模塊、第二仿真模塊、第二參數(shù)值獲得模塊、第一仿真參數(shù)值更新模塊和跨域仿真調(diào)度控制模塊。本發(fā)明大大提升了非電學(xué)域?qū)呻娐冯妼W(xué)性能影響所導(dǎo)致的仿真精度和電路規(guī)模大或電路仿真次數(shù)多所面臨的仿真速度。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計領(lǐng)域，特別是涉及一種集成電路仿真方法及系統(tǒng)。

背景技術(shù)

集成電路仿真是集成電路設(shè)計流程中驗證設(shè)計是否正確的重要步驟。仿真精度和仿真速度一直是集成電路仿真的重要關(guān)注點。

現(xiàn)有技術(shù)重點從模型精度和仿真收斂算法角度解決仿真精度，雖然也考慮了溫度這種非電學(xué)因素，但也只是全芯片采用相同溫度進行電路仿真，這種仿真很不準(zhǔn)確，特別是在芯片上溫度分布差別很大的情形下。隨著工藝技術(shù)的進步，特征工藝尺寸不斷縮小，器件和物理連線性能受到非電學(xué)因素的影響越發(fā)明顯，忽略了非電學(xué)域的影響因素，以及不同器件上、不同連線上非電學(xué)域影響因素的差異，會導(dǎo)致明顯的仿真誤差。

現(xiàn)有技術(shù)采用晶體管級電路仿真確保精度，但必然影響了仿真速度的提高。在單一小規(guī)模電路仿真下，為了確保精度而犧牲速度，設(shè)計者也是可以接受的，但對于大規(guī)模電路或電路仿真次數(shù)較多，特別是全芯片蒙特卡洛分析時，確保仿真精度前提下的仿真速度將是制約電路仿真的瓶頸。

因此，集成電路仿真需要解決非電學(xué)域?qū)呻娐冯妼W(xué)性能影響所導(dǎo)致的仿真精度問題和電路規(guī)模大或電路仿真次數(shù)較多所面臨的仿真速度問題。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種集成電路仿真方法及系統(tǒng)，以解決上述現(xiàn)有技術(shù)存在的問題，使非電學(xué)域?qū)呻娐冯妼W(xué)性能影響所導(dǎo)致的仿真精度問題和電路規(guī)模大或電路仿真次數(shù)較多所面臨的仿真速度問題得到解決。

為實現(xiàn)上述目的，本發(fā)明提供了如下方案：

一種集成電路仿真方法，包括以下步驟：

S1，所述集成電路包括非電學(xué)域和電學(xué)域；

基于所述集成電路的所述非電學(xué)域進行第一仿真，基于所述第一仿真獲得第一參數(shù)值，所述第一參數(shù)值包括影響電學(xué)域的第一電學(xué)域參數(shù)值，基于所述第一電學(xué)域參數(shù)值，對所述集成電路的電學(xué)域更新電學(xué)域參數(shù)值；

S2，更新后進行所述電學(xué)域的第二仿真，基于所述第二仿真獲得第二參數(shù)值，所述第二參數(shù)值包括影響非電學(xué)域的第二非電學(xué)域參數(shù)值，基于所述第二非電學(xué)域參數(shù)值，對所述集成電路的非電學(xué)域更新非電學(xué)域參數(shù)值；

S3，基于所述S1和所述S2，進行仿真，直到仿真結(jié)束，用于解決非電學(xué)域?qū)呻娐冯妼W(xué)性能影響所導(dǎo)致的仿真精度問題和仿真速度問題；

其中所述仿真的結(jié)束條件包括但不限于：

(1)所述集成電路的非電學(xué)域參數(shù)值沒有變化；

(2)所述集成電路節(jié)點信號沒有變化；

(3)到達預(yù)設(shè)的電學(xué)仿真結(jié)束時間點。

優(yōu)選地，所述S1中的第一仿真的具體過程為：

僅在首次執(zhí)行第一仿真時：

S1.1，基于所述集成電路的版圖將所述集成電路劃分為若干個第一電路；

S1.2，基于所述第一電路構(gòu)建非電學(xué)域宏模型；

S1.3，基于所述非電學(xué)域宏模型實現(xiàn)集成電路的非電學(xué)域仿真；