[發明專利]半導體結構及其形成方法

在審

• 申請號: 202110294664.3
• 申請日: 2021-03-19
• 公開（公告）號: CN113517281A
• 公開（公告）日: 2021-10-19
• 發明（設計）人: 黃禹軒;黃家恩;蔡慶威;程冠倫
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種半導體結構包括電源軌、位于電源軌上的第一源極/漏極導電部件、連接電源軌與第一源極/漏極導電部件的溝道；位于第一源極/漏極導電部件上的隔離部件，以及位于隔離部件上的第二源極/漏極導電部件，其中第一源極/漏極導電部件和第二源極/漏極導電部件的導電類型相反。本申請的實施例提供了半導體結構及其形成方法。

技術領域

本申請的實施例涉及半導體結構及其形成方法。

背景技術

常規地，集成電路(IC)中的CMOS器件是由一對并排排列的NMOS晶體管和PMOS晶體管組成的。隨著器件集成度的不斷提高，在某些情況下，縮減這種結構變得更加困難。因此，盡管現有的半導體制造方法總體上已足以達到預期目的，但在各方面還不能完全令人滿意。

發明內容

本申請的實施例提供了一種半導體結構，包括：電源軌；第一源極/漏極部件，設置在所述電源軌上方；通孔，將所述電源軌連接到所述第一源極/漏極部件；隔離部件，設置在所述第一源極/漏極部件上方；以及第二源極/漏極部件，設置在所述隔離部件上方，其中所述第一源極/漏極部件和第二源極/漏極部件具有相反的導電類型。

本申請的實施例提供一種形成半導體結構的方法，包括：提供一種結構，具有襯底、具有交替地堆疊在所述襯底上方的第一半導體層和第二半導體層的堆疊件的鰭、位于所述鰭上方的犧牲柵極結構、以及位于所述犧牲柵極結構的側壁上的柵極間隔件；蝕刻與所述柵極間隔件相鄰的鰭，以形成第一源極/漏極溝槽和第二源極/漏極溝槽；橫向凹進暴露在所述第一源極/漏極溝槽和第二源極/漏極溝槽中的第二半導體層以形成間隙；在所述間隙中形成內部間隔件；在所述第一源極/漏極溝槽和第二源極/漏極溝槽中分別外延生長第一源極/漏極部件和第二源極/漏極部件；部分地去除所述第一源極/漏極部件和第二源極/漏極部件；在所述部分地去除之后，形成覆蓋所述第二源極/漏極部件并暴露所述第一源極/漏極部件的硬掩模；在所述硬掩模就位的情況下，在所述第一源極/漏極部件上方沉積隔離材料；去除所述硬掩模；以及在所述隔離材料上方外延生長第三源極/漏極部件，并在所述第二源極/漏極部件上方外延生長第四源極/漏極部件，其中所述第一源極/漏極部件和第二源極/漏極部件具有第一導電類型，所述第三源極/漏極部件和第四源極類型源極/漏極部件具有與所述第一導電類型相反的第二導電類型。

本申請的實施例提供一種形成半導體結構的方法，包括：提供一種結構，具有襯底以及位于所述襯底上方的第一區域、第二區域和第三區域，所述第三區域具有在所述襯底上方交替堆疊的第一半導體層和第二半導體層的堆疊件；在所述第一區域、所述第二區域和所述第三區域的每個中蝕刻源極/漏極溝槽，其中在所述第三區域中的源極/漏極溝槽被蝕刻到所述第一半導體層和所述第二半導體層的堆疊件中；形成覆蓋所述第一區域并暴露所述第二區域和所述第三區域的第一硬掩模；在所述第一硬掩模就位的情況下，在所述第二區域和所述第三區域的所述源極/漏極溝槽中外延生長第一類型的源極/漏極部件；形成覆蓋所述第二區域并暴露所述第三區域的第二硬掩模；在所述第一硬掩模和所述第二硬掩模就位的情況下，在所述第三區域中部分地凹進所述源極/漏極部件；在所述部分地凹陷之后，形成暴露所述第三區域中的所述源極/漏極部件的第一個并且覆蓋所述第三區域中的所述源極/漏極部件的第二個的第三硬掩模；以及在所述第一硬掩模、所述第二硬掩模和所述第三硬掩模就位的情況下，在所述第三區域中的所述源極/漏極部件的所述第一個上沉積隔離材料。

附圖說明

當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本公開。需要強調的是，根據工業的標準實踐，各種部件沒有按比例繪制，僅用于說明目的。事實上，為了討論的明確性，各種部件的尺寸可以任意增加或減少。

圖1A、圖1C、圖1E、圖1H和圖1J示出了受益于本公開的各個方面的一些示例電路的示意圖。

圖1B、圖1D、圖1F、圖1G、圖1I和圖1K示出了根據本公開的各方面構造的電路和器件。

圖2A、圖2B、圖2C和圖2D示出了根據本公開的各方面形成半導體器件的方法的流程圖。