[發明專利]集成電路裝置的結構及其制造方法

在審

• 申請號: 202110274387.X
• 申請日: 2021-03-15
• 公開（公告）號: CN113451135A
• 公開（公告）日: 2021-09-28
• 發明（設計）人: 潘冠廷;詹易叡;江國誠;王志豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L27/088;H01L21/8234
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷;鄭特強

根據一實施例，集成電路裝置的結構包括了第一組鰭片結構、第二組鰭片結構以及位于第一組鰭片結構與第二組鰭片結構之間的介電質堆疊。介電質堆疊的頂表面與第一組鰭片結構及第二組鰭片結構的頂表面實質上處于同水平。介電質堆疊包括了順應介電質堆疊的底部及側壁的第一介電材料、沿著介電質堆疊的頂表面的第二介電材料、以及位于介電質堆疊中間的第三介電材料。集成電路裝置的結構還包括位于第一組鰭片結構、第二組鰭片結構及介電質堆疊上方的柵極結構。

技術領域

本發明實施例涉及半導體結構的改善，特別涉及鰭式場效晶體管(Fin Field-Effect Transistor；FinFET)的節距微縮化。

背景技術

半導體集成電路(integrated circuit；IC)產業經歷了指數性的成長。現代科技在集成電路材料與設計上的進步已產生了好幾世代的集成電路，其中每一世代與上一世代相比都具有更小、更復雜的電路。在集成電路的發展過程中，功能密度(functionaldensity)(亦即，單位芯片面積的互連裝置數目)大抵上會增加而幾何尺寸(geometrysize)(亦即，可使用工藝生產的最小元件(或線))卻減少。此微縮化的過程總體上會以增加生產效率與降低相關成本來提供助益。而此微縮化同樣增加了集成電路結構(諸如三維晶體管(three-dimensional transistors))和工藝的復雜度，且為了實現這些進步，集成電路的加工與制造也需要有近似的發展程度。例如，當裝置尺寸持續縮小，裝置性能(諸如與各種缺陷相關的裝置性能下降)及場效晶體管的生產成本變得更具挑戰。盡管處理這種挑戰的方法大抵上適宜，但它們并非在所有方面上都完全令人滿意。

發明內容

本發明實施例提供一種集成電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位于第一組鰭片結構與第二組鰭片結構之間，介電質堆疊的頂表面與第一組鰭片結構及第二組鰭片結構的頂表面實質上處于同水平，介電質堆疊包括：第一介電材料，順應介電質堆疊的底部及側壁；第二介電材料，沿著介電質堆疊的頂表面；第三介電材料，于介電質堆疊中間；以及柵極結構，位于第一組鰭片結構、第二組鰭片結構及介電質堆疊上方。

本發明實施例提供一種集成電路裝置的結構，包括：第一組鰭片結構；第二組鰭片結構；介電質堆疊，位于第一組鰭片結構與第二組鰭片結構之間，介電質堆疊的頂表面與第一組鰭片結構及第二組鰭片結構的頂表面實質上處于同水平；柵極結構，位于第一組鰭片結構、第二組鰭片結構及介電質堆疊上方，其中柵極結構包括：第一介電側壁結構于柵極結構下部的側壁上；以及第二介電側壁結構于柵極結構上部的側壁上。

本發明實施例提供一種集成電路裝置結構的制造方法，包括：形成第一組鰭片結構于基板上；形成犧牲材料于第一組鰭片結構中的多個鰭片結構之間；形成具有平坦底表面的虛置柵極于鰭片結構及犧牲材料上方；形成多個側壁結構于虛置柵極上；橫向蝕刻位于此些側壁結構下方的犧牲材料；于犧牲材料被移除處沉積下側壁結構(lower sidewallstructure)；移除虛置柵極；移除犧牲材料；以及形成真實柵極于此些鰭片結構上方。

附圖說明

由以下的詳細敘述配合說明書附圖，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用于說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例的特征。

圖1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M、1N、1O、1P、1Q、1R、1S以及圖1T是根據此處敘述原理的一實施例，示出形成具有改善節距微縮化的鰭式場效晶體管結構的例示性工藝。

圖2是根據此處敘述原理的一實施例，沿著柵極間隔物示出的鰭式場效晶體管裝置。

圖3是根據此處敘述原理的一實施例，沿著鰭片結構示出的例示性鰭式場效晶體管裝置。

圖4是根據此處敘述原理的一個實施例，示出形成具有改善節距微縮化的鰭式場效晶體管結構的例示性方法流程圖。