[發明專利]一種大規模信道仿真的FPGA系統

有效

• 申請號: 202110239614.5
• 申請日: 2021-03-04
• 公開（公告）號: CN112994814B
• 公開（公告）日: 2023-03-10
• 發明（設計）人: 張建軍;李鑫儒;董悅;趙保磊;顏凱;郝帥龍;范玉進
• 申請（專利權）人: 天津光電通信技術有限公司
• 主分類號: H04B17/391
• 分類號: H04B17/391;H04B17/345
• 代理公司: 天津合正知識產權代理有限公司 12229
• 代理人: 李成運

本發明公開了一種大規模信道仿真的FPGA實現方法及實現架構，包括16個ATCA?3671加速器，每個ATCA?3671有4個Virtex?7FPGA，共64個FPGA，分成32組，每組包含2個FPGA；其中1個FPGA連接兩路SDR，該FPGA設置64路接收仿真信道，并將64路的接收仿真信道合成一個信道，加入高斯白噪聲影響；所述接收仿真信道包括依次連接的多普勒頻移模塊、傳播時延模塊、多徑時延模塊、大尺度衰落模塊；另1個FPGA用于通過數據搬移，分擔資源消耗。本發明使用結構化的方法將工作負載分布到多個處理節點；通過本發明能夠解決計算量和帶寬帶來的復雜性問題，實現大規模信道仿真。

技術領域

本發明屬于無線信道仿真領域，特別是涉及到一種大規模信道仿真的FPGA實現方法及實現架構。

背景技術

無線信道模擬器廣泛應用于無線網絡的測試。它們提供了一種在實驗室中可重復模擬傳播信道的方法。隨著無線網絡規模和帶寬的不斷增大，出現了利用軟件無線電(SDR)、開放式現場可編程門陣列(FPGA)和軟件庫來設計和實現高帶寬實時信道模擬器的體系結構和工作流程，虛擬平臺“斗獸場”(Colosseum)作為一個案例，展示了這種架構的靈活性，允許設計師根據其特定的射頻帶寬、天線數量、信道容量和硬件要求構建定制信道模擬器。但是由于計算量和帶寬的復雜性，實現大規模信道仿真變得越來越困難。

發明內容

本發明提出一種大規模信道仿真的FPGA實現方法及實現架構，使用結構化的方法將工作負載分布到多個處理節點，具有巨大的市場潛力和良好的應用前景。

為達到上述目的，本發明的技術方案是這樣實現的：

一種大規模信道仿真的FPGA實現方法，包括：設置A/2個FPGA，每個FPGA設置A路接收仿真信道，并將A路的接收仿真信道合成一個信道，加入高斯白噪聲影響；每個FPGA連接2路軟件無線電，每個軟件無線電連接一個被測設備，被測設備的發送端用電纜連接接收仿真信道的接收端；構成A×A的陣列仿真；其中每個所述接收仿真信道包括依次連接的多普勒頻移模塊、傳播時延模塊、多徑時延模塊、大尺度衰落模塊；

其中A不小于64。

進一步的，還設置有A/2個FPGA，用于通過數據搬移，分擔資源消耗。

進一步的，所述多普勒頻移模塊使用DDS核產生100kHz頻移量來模擬多普勒頻移，另外還使用復數乘法器將頻移量與原信號相乘。

進一步的，所述多徑時延模塊采用FIR濾波器，FIR濾波器采用8抽頭，關鍵運算為一系列乘法累加運算CMAC，一個CMAC通過用3個實乘法累加來實現。

進一步的，所述大尺度衰落模塊，使用復數乘法器，將多徑時延模塊之后的信號固定乘以一個衰減系數，實現幅度和相位的調整。

本發明的另一方面，還提出了一種大規模信道仿真的FPGA實現架構，包括16個ATCA-3671加速器，每個ATCA-3671有4個Virtex-7 FPGA，共64個FPGA，分成32組，每組包含2個FPGA；其中1個FPGA連接兩路SDR，該FPGA設置64路接收仿真信道，并將64路的接收仿真信道合成一個信道，加入高斯白噪聲影響；所述接收仿真信道包括依次連接的多普勒頻移模塊、傳播時延模塊、多徑時延模塊、大尺度衰落模塊；另1個FPGA用于通過數據搬移，分擔資源消耗。

進一步的，每個ATCA-3671加速器的4個FPGA，以2×2的網格結構連接。一個象限內的4個加速器使用QSFP+電纜連接在同1個2×2網格拓撲中。

進一步的，所述多普勒頻移模塊設有DDS核和復數乘法器，使用DDS核產生100kHz頻移量來模擬多普勒頻移，使用復數乘法器將頻移量與原信號相乘。

進一步的，所述多徑時延模塊采用FIR濾波器，FIR濾波器采用8抽頭，關鍵運算為一系列乘法累加運算CMAC，一個CMAC通過用3個實乘法累加來實現。