[發明專利]濾除毛刺電路

有效

• 申請號: 202110232332.2
• 申請日: 2021-03-03
• 公開（公告）號: CN112600539B
• 公開（公告）日: 2021-05-18
• 發明（設計）人: 任建軍
• 申請（專利權）人: 上海億存芯半導體有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22;H03K19/094
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

本發明提供了一種濾除毛刺電路，包括信號變化檢測模塊，用于接收輸入信號，然后根據所述輸入信號輸出控制信號；電流產生模塊與所述信號變化檢測模塊連接，用于根據所述控制信號判斷是否輸出偏置電壓；毛刺消除主模塊，與所述電流產生模塊連接，用于接收所述輸入信號和所述偏置電壓，在所述偏置電壓的控制下，消除所述輸入信號中的毛刺，在所述偏置電壓的控制下，消除所述輸入信號中的毛刺，能夠大大節省芯片面積，且信號變化檢測模塊用于接收輸入信號，然后根據所述輸入信號輸出控制信號，能夠有效避免電流產生模塊產生靜態功耗。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種濾除毛刺電路。

背景技術

集成電路在使用時，外部輸入信號可能會受到干擾，受到干擾的輸入信號會讓電路產生錯誤的行為或得到錯誤的數據。

對于寬電源電壓應用電路，消除干擾的解決辦法通常是輸入信號的上升沿和下降沿分別做延時，用以濾除特定寬度范圍內的毛刺（glitch），毛刺即輸入信號受干擾產生的錯誤信號。

圖1為現有技術中的上升沿延時電路，參照圖1，M1為PMOS管，M2為NMOS管，M3是弱PMOS管，M4的溝道寬度遠遠大于溝道長度的PMOS管R為電阻，C為電容，假設輸入信號IN初始為低電平，Vf為高電平，當IN變為高電平，M1關閉，M2打開，Vf通過電阻協防電流，電壓開始下降，下降時間有電容和電阻的乘積決定，當Vf的電壓下降到M4的閾值電壓后，輸出信號OUT才會翻轉為高電平。

而對于下降沿的延時，可以將IN反向后輸入圖1的電路中，也可以將圖1中的電阻R串接到Vf和M1的漏端之間，M3改為強PMOS管，M4改為弱NMOS管，形成如圖2所示的下降沿延時電路。

現有技術中，將上升沿延時電路和下降沿延時電路結合在一起，可以濾除一定寬度范圍內的毛刺，但毛刺寬度越大，電路占用的面積就越大，從而增加芯片的硬件開銷。

公開號為CN103441750A的中國發明專利公開了一種高低壓區信號傳輸系統，包括：邏輯產生電路、第一延時產生電路、第二延時產生電路、脈沖采沿電路、高低壓區信號傳輸電路、毛刺濾波電路、狀態鎖存電路、上橋輸出驅動電路及下橋輸出驅動電路；狀態鎖存電路分別連接毛刺濾波電路及上橋輸出驅動電路，狀態鎖存電路接收第一高電平時，狀態鎖存電路控制開啟所述上橋輸出驅動電路；接收第二高電平時，控制關閉所述上橋輸出驅動電路。下橋輸出驅動電路，根據所述第二延時控制信號開啟及關閉。因而，上述高低壓區信號傳輸系統能夠降低功耗，且內置死區時間后，簡化了電路，提高了抗干擾能力，使得高低壓區信號傳輸更為可靠。該申請中將上升沿延時電路和下降沿延時電路結合在一起，但毛刺寬度越大，電路占用的面積就越大，從而增加芯片的硬件開銷。

因此，有必要提供一種新型的濾除毛刺電路以解決現有技術中存在的上述問題。

發明內容

本發明的目的在于提供一種濾除毛刺電路，以節省芯片面積。

為實現上述目的，本發明的所述濾除毛刺電路，包括：

信號變化檢測模塊，用于接收輸入信號，然后根據所述輸入信號輸出控制信號；

電流產生模塊，與所述信號變化檢測模塊連接，用于根據所述控制信號判斷是否輸出偏置電壓；以及

毛刺消除主模塊，與所述電流產生模塊連接，用于接收所述輸入信號和所述偏置電壓，在所述偏置電壓的控制下，消除所述輸入信號中的毛刺。

所述濾除毛刺電路的有益效果在于：電流產生模塊與所述信號變化檢測模塊連接，用于根據所述控制信號判斷是否輸出偏置電壓，毛刺消除主模塊與所述電流產生模塊連接，用于接收所述輸入信號和所述偏置電壓，在所述偏置電壓的控制下，消除所述輸入信號中的毛刺，能夠大大節省芯片面積，且信號變化檢測模塊用于接收輸入信號，然后根據所述輸入信號輸出控制信號，能夠有效避免電流產生模塊產生靜態功耗。