[發明專利]NOR FLASH的形成方法

在審

• 申請號: 202110209856.X
• 申請日: 2021-02-24
• 公開（公告）號: CN113035879A
• 公開（公告）日: 2021-06-25
• 發明（設計）人: 田志;楊振興;邵華;陳昊瑜
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11536;H01L27/11548
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供了一種NOR FLASH的形成方法，包括：提供襯底，在所述襯底內形成有相鄰的有源區和隔離區，所述隔離區的表面高于所述有源區的表面；在所述有源區上依次形成浮柵和第一控制柵；在所述隔離區上形成第二控制柵，所述第一控制柵和所述第二控制柵之間具有空隙，并且，所述第一控制柵和所述第二控制柵在同一高度上；在所述第一控制柵和所述第二控制柵之間的空隙中填充氧化物，以形成層間介質層，所述層間介質層的表面平整。通過控制隔離區的表面高于有源區，使得第一控制柵(有源區控制柵)和第二控制柵(隔離區控制柵)之間的層間介質層填充完好，不會出現空洞的情況，從而減少后續擦除出現問題的幾率。

技術領域

本發明涉及半導體技術領域，尤其是涉及一種NOR FLASH的形成方法。

背景技術

閃存由于其具有高密度、低價格、電可編程以及易擦除的優點，已被廣泛作為非易失性記憶體應用的最優選擇。目前閃存單元主要是在65納米技術節點進行，隨著對大容量閃存的要求，利用現有技術節點，每片硅片上的芯片數量將會減少。同時，隨著新的技術節點的日益成熟，也督促閃存單元用高節點的技術進行生產。意味著需要將閃存單元的尺寸進行縮減，然而，降低閃存單元的有源區寬度和溝道的長度，都會使閃存單元的性能受到影響。

現有技術節點對于常規的NOR flash繼續進行縮減的方法主要是利用工藝的優化來彌補尺寸的縮減。目前從65nm NOR flash到55nm NOR flash，從而到 50nm NOR flash的縱向縮減主要是通過縮減相鄰控制柵極之間的距離，以及后續控制柵極之間的填充條件來進行。在NOR Flash技術中，為了提高閃存單元的密度而提出的源極自對準技術(self-align-source)使用已經形成的閃存控制柵極來作為對準的依據，這種結構已經成為65nm節點的主流工藝。這種方法在源極自對準技術中刻蝕時會消耗大約200A的硅，使有源區控制柵和隔離區控制柵在進行層間介質層填充前的深度比較高，環境復雜，不利于填充。對于控制柵極引出的區域，這個部分包括在有源區以及隔離區域的控制柵極，小塊的有源區，非規則的控制柵極，有源區控制柵和隔離區控制柵的控制柵極高度在層間介質層填充前也存在深寬比大的區域，控制柵極小的區域，對于后續的層間介質層之間的填充很不利。如果出現空洞(Void)將會導致選中的位線(WL) 與未選中的位線之間存在較大的漏電可能性，經過存儲單元多次的編程和擦除的耐久性(endurance)，有源區控制柵和隔離區控制柵的強電場將會導致介質的損傷和漏電，也會導致后續出現擦除的問題。

發明內容

本發明的目的在于提供一種NOR FLASH的形成方法，使得有源區控制柵和隔離區控制柵之間的層間介質層填充完好，不會出現空洞的情況，減少擦除出現的問題，為了達到上述目的，本發明提供了一種NOR FLASH的形成方法，包括：

提供襯底，在所述襯底內形成有相鄰的有源區和隔離區，所述隔離區的表面高于所述有源區的表面；

在所述有源區上依次形成浮柵和第一控制柵；

在所述隔離區上形成第二控制柵，所述第一控制柵和所述第二控制柵之間具有空隙，并且，所述第一控制柵和所述第二控制柵在同一高度上；以及

在所述第一控制柵和所述第二控制柵之間的空隙中填充氧化物，以形成層間介質層，所述層間介質層的表面平整。

可選的，在所述的NOR FLASH的形成方法中，所述隔離區包括淺溝槽隔離結構。

可選的，在所述的NOR FLASH的形成方法中，形成所述隔離區的方法包括：

在所述襯底內形成溝槽；

填充所述溝槽，以形成淺溝槽隔離結構；以及

刻蝕部分所述襯底，使得所述襯底的表面低于所述隔離區的表面。

可選的，在所述的NOR FLASH的形成方法中，在所述有源區上形成浮柵之前，還包括：