[發(fā)明專利]存儲(chǔ)器內(nèi)處理器件

在審

• 申請(qǐng)?zhí)枺?/td>: 202110056626.4
• 申請(qǐng)日: 2021-01-15
• 公開（公告）號(hào): CN113138799A
• 公開（公告）日: 2021-07-20
• 發(fā)明（設(shè)計(jì)）人: 宋清基
• 申請(qǐng)（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30;G06F7/575;G06N3/063
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理有限公司 11363
• 代理人: 許偉群;阮愛青

一種存儲(chǔ)器內(nèi)處理(PIM)器件包括多個(gè)儲(chǔ)存區(qū)域、全局緩沖器和多個(gè)乘法/累加(MAC)電路。多個(gè)MAC電路被配置為對(duì)來自多個(gè)儲(chǔ)存區(qū)域的第一數(shù)據(jù)和來自全局緩沖器的第二數(shù)據(jù)執(zhí)行MAC運(yùn)算。多個(gè)MAC電路中的每個(gè)被分類為激活MAC電路或非激活MAC電路。MAC運(yùn)算包括由激活MAC電路選擇性地執(zhí)行的選擇性MAC運(yùn)算。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2020年1月17日提交的申請(qǐng)?zhí)枮?0-2020-0006904的韓國專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本教導(dǎo)的各種實(shí)施例涉及存儲(chǔ)器內(nèi)處理(PIM，processing-in-memory)器件。

背景技術(shù)

近來，不僅在信息技術(shù)行業(yè)而且在金融和醫(yī)療行業(yè)中，對(duì)人工智能(AI)的興趣也在增加。因此，在各個(gè)領(lǐng)域，都考慮并原型化了人工智能，更確切地說是引入了深度學(xué)習(xí)。這種引起廣泛關(guān)注的背景或原因之一可能是由于執(zhí)行算術(shù)運(yùn)算的處理器的性能提高。為了改善人工智能的性能，可能需要增加構(gòu)成人工智能中的神經(jīng)網(wǎng)絡(luò)的層數(shù)以培育人工智能。近年來，這種趨勢(shì)一直持續(xù)，這導(dǎo)致實(shí)際執(zhí)行計(jì)算的硬件所需的計(jì)算量呈指數(shù)增長。此外，如果人工智能采用包括彼此分開的存儲(chǔ)器和處理器的通用硬件系統(tǒng)，則由于存儲(chǔ)器與處理器之間的數(shù)據(jù)通信量的限制，人工智能的性能會(huì)降低。為了解決這個(gè)問題，已經(jīng)提出了一種PIM器件，在所述PIM器件中處理器和存儲(chǔ)器集成在一個(gè)半導(dǎo)體芯片中。

發(fā)明內(nèi)容

根據(jù)一個(gè)實(shí)施例，一種PIM器件可以包括：多個(gè)儲(chǔ)存區(qū)域、全局緩沖器和多個(gè)乘法和累加(MAC，multiplication and accumulation)電路。多個(gè)MAC電路可以被配置為對(duì)來自多個(gè)儲(chǔ)存區(qū)域的第一數(shù)據(jù)和來自全局緩沖器的第二數(shù)據(jù)執(zhí)行MAC運(yùn)算。多個(gè)MAC電路中的每個(gè)可以被分類為激活MAC電路或非激活MAC電路。MAC運(yùn)算可以包括由激活MAC電路選擇性地執(zhí)行的選擇性MAC運(yùn)算。

根據(jù)另一個(gè)實(shí)施例，一種PIM器件可以包括：多個(gè)乘法/累加(MAC)電路、第一組儲(chǔ)存區(qū)域和第二組儲(chǔ)存區(qū)域。多個(gè)MAC電路中的每個(gè)可以被配置為對(duì)來自第一組儲(chǔ)存區(qū)域之中的、被分配有MAC電路的一個(gè)儲(chǔ)存區(qū)域的第一數(shù)據(jù)和來自第二組儲(chǔ)存區(qū)域之中的、被分配有MAC電路的一個(gè)儲(chǔ)存區(qū)域的第二數(shù)據(jù)執(zhí)行MAC運(yùn)算。多個(gè)MAC電路中的每個(gè)可以被分類為激活MAC電路或非激活MAC電路。MAC運(yùn)算可以包括可以由激活MAC電路選擇性地執(zhí)行的選擇性MAC運(yùn)算。

附圖說明

所公開的技術(shù)的某些特征通過參照附圖的各個(gè)實(shí)施方案進(jìn)行說明，其中：

圖1示出了根據(jù)本公開的一個(gè)實(shí)施例的包括在存儲(chǔ)器內(nèi)處理(PIM)器件中的存儲(chǔ)體和乘法/累加(MAC)電路的設(shè)置結(jié)構(gòu)；

圖2示出了在圖1中所示的PIM器件的存儲(chǔ)操作模式下執(zhí)行的數(shù)據(jù)讀取操作；

圖3示出了在圖1中所示的PIM器件的存儲(chǔ)操作模式下執(zhí)行的數(shù)據(jù)寫入操作；

圖4示出了在圖1中所示的PIM器件的MAC運(yùn)算模式下執(zhí)行的操作；

圖5示出了根據(jù)本公開的一個(gè)實(shí)施例的PIM器件的MAC運(yùn)算的一個(gè)示例；

圖6示出了根據(jù)本公開的一個(gè)實(shí)施例的PIM器件的MAC運(yùn)算的另一個(gè)示例；

圖7示出了根據(jù)本公開的另一個(gè)實(shí)施例的PIM器件的配置；

圖8示出了包括在圖7中所示的PIM器件中的模式寄存器設(shè)定(MRS)邏輯電路的配置；

圖9示出了圖7中所示的PIM器件的選擇性MAC運(yùn)算；

圖10示出了在圖7中所示的PIM器件的選擇性MAC運(yùn)算期間MRS邏輯電路中的模式寄存器的配置；

圖11、圖12、圖13和圖14示出了圖7中所示的PIM器件的選擇性MAC運(yùn)算的步驟；