[發明專利]集成芯片及其設計和制造方法

在審

• 申請號: 202110014641.2
• 申請日: 2021-01-06
• 公開（公告）號: CN113284886A
• 公開（公告）日: 2021-08-20
• 發明（設計）人: 張永豐;楊寶如;張育榮;李宗吉;謝東衡;許峻嘉
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;G06F30/392
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

集成芯片的有源器件區上的多段線的陣列延伸，以在相鄰的隔離區域上形成偽器件結構。所得的偽器件結構是具有與有源器件區上的多段線的陣列相同的線寬度、線間距和節距的多段線的陣列。偽器件結構的多段線與有源器件區上的多段線在網格上。由于偽器件結構由與有源器件區上的多段線在網格上的多段線形成，所以偽器件結構可以比可能的情況更接近有源器件區。偽器件結構與有源器件區的所得接近度提高了抗凹陷性能，并且減小集成芯片上的空白空間。本發明的實施例涉及集成芯片及其設計和制造方法。

技術領域

本發明的實施例涉及集成芯片及其設計和制造方法。

背景技術

集成電路布局受設計規則約束。制定這些規則是考慮到半導體制造工藝的能力，并且確保器件的正常功能、可制造性、可靠性和可接受的良率。考慮到諸如電隔離和可制造性，這些規則中的一些涉及結構之間的適當間距。例如，在有源器件結構和在相鄰隔離區域上形成的偽器件結構之間可能需要最小間距。偽器件結構可以提供諸如減輕化學機械拋光(CMP)期間的凹陷的功能。根據這些規則提供的空間可能會占用芯片面積的相當一部分。

發明內容

本發明的實施例提供了一種集成芯片，包括：半導體襯底，包括第一有源器件區、第二有源器件區以及在第一有源器件區和第二有源器件區之間延伸的偽器件區；線性部件的第一陣列，在第一有源器件區上方延伸并且具有第一線間距和第一線寬度；線性部件的第二陣列，在第二有源器件區上方延伸并且具有第二線間距和第二線寬度；以及偽器件結構，設置在偽器件區上并且在偽器件區的相當部分上方延伸；其中，偽器件結構是具有第一線間距和第一線寬度的線性部件的第三陣列。

本發明的另一實施例提供了一種設計集成芯片的方法，包括：生成包括氧化物限定掩模的集成電路布局文件，其中，氧化物限定掩模限定包括第一有源器件區的有源器件區；將線性部件的第一陣列添加到集成電路布局文件，其中，線性部件的第一陣列在第一有源器件區上方延伸；以及將偽填充物插入集成電路布局文件中；其中，偽填充物位于有源器件區外部；偽填充物包括線性部件的第二陣列；線性部件的第二陣列具有與線性部件的第一陣列相同的節距；并且線性部件的第二陣列與線性部件的第一陣列在網格上。

本發明的又一實施例提供了一種制造集成芯片的方法，包括：在半導體襯底上形成隔離結構，以限定由偽器件區分隔開的多個有源器件區，偽器件區是位于有源器件區外部的半導體襯底的部分；在半導體結構上形成多段線的連續陣列，其中，多段線的連續陣列的第一部分在多個有源器件區中的一個上方延伸，并且多段線的連續陣列的第二部分在偽器件區上方延伸，第二部分是多段線的連續陣列的相當部分；形成與多段線的連續陣列的第一部分的有源器件連接；以及由多段線的連續陣列的第二部分形成偽器件結構。

本申請的實施例提供了用于高密度器件的偽多晶硅布局。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是示出根據本發明的一些實施例的具有偽器件結構的集成芯片的平面圖。

圖2是圖1中標識的區域2的放大圖。

圖3是根據本發明的一些實施例的計算機輔助設計工藝的流程圖。

圖4A至圖4D示出了在圖3的過程期間應用的設計規則。

圖5至圖7是示出根據本發明的一些實施例的在集成芯片上形成偽器件結構的方法的一系列平面圖。

圖8至圖12是示出根據本發明的一些實施例的包括示例雙重圖案化工藝的在集成芯片上形成偽器件結構的方法的一系列截面圖。

圖13提供了根據本發明的一些實施例的形成集成芯片的示例方法的流程圖。

具體實施方式