[發明專利]半導體裝置

在審

• 申請號: 202080007233.8
• 申請日: 2020-05-25
• 公開（公告）號: CN113316852A
• 公開（公告）日: 2021-08-27
• 發明（設計）人: 原田祐一;野口晴司;小宮山典宏;伊倉巧裕;櫻井洋輔
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/08;H01L29/10;H01L29/423;H01L29/739;H01L29/78;H01L21/336;H01L21/331
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 周爽;周春燕

本發明提供一種半導體裝置，具備與柵電極電連接的多個柵極溝槽部、以及與發射電極電連接的多個虛設溝槽部，所述半導體裝置具備：第一溝槽組，其包括一個柵極溝槽部、以及與所述柵極溝槽部相鄰并且彼此相鄰的兩個虛設溝槽部；以及第二溝槽組，其包括彼此相鄰的兩個柵極溝槽部。

技術領域

本發明涉及一種半導體裝置。

背景技術

以往，在溝槽柵型的IGBT(Insulated Gate Bipolar Transistor：絕緣柵雙極型晶體管)或縱型MOSFET(metal-oxide-semiconductor field effect transistor：金屬-氧化物-半導體場效晶體管)中重復了相對于柵極溝槽部以一定的比例設置虛設溝槽部的構造(例如，參照專利文獻1和專利文獻2)。

現有技術文獻

專利文獻

專利文獻1：國際公開第2015/162811號冊

專利文獻2：國際公開第2017/033315號冊

發明內容

技術問題

在半導體裝置的開關時，抑制噪音的產生。

技術方案

在本發明的第一方式中，提供一種半導體裝置，其具備與柵電極電連接的多個柵極溝槽部、以及與發射電極電連接的多個虛設溝槽部，所述半導體裝置具備：第一溝槽組，其包括一個柵極溝槽部、以及與所述柵極溝槽部相鄰而設置并且彼此相鄰的兩個虛設溝槽部；以及第二溝槽組，其包括彼此相鄰的兩個柵極溝槽部。

第二溝槽組可以包括連續相鄰的三個以上的虛設溝槽部。

第二溝槽組可以具有包含彼此相鄰的兩個柵極溝槽部以及連續相鄰的四個虛設溝槽部，并且兩個柵極溝槽部與四個虛設溝槽部相鄰的構造。

第一溝槽組和第二溝槽組彼此相鄰。

半導體裝置可以具備：多個所述第一溝槽組；以及多個所述第二溝槽組。多個第一溝槽組的數量與多個第二溝槽組的數量的比可以是1：1。

半導體裝置可以具備：第一導電型的發射區；作為與第一導電型不同的極性的第二導電型的基區；第一導電型的漂移區，其設置在基區的下方，并且具有比發射區低的摻雜濃度；以及第一導電型的蓄積區，其設置在基區和漂移區之間，并且具有比漂移區高的摻雜濃度。

半導體裝置可以具備臺面部，所述臺面部被多個柵極溝槽部或多個虛設溝槽部中的至少兩個夾持，所述臺面部具有：第一導電型的發射區；以及作為與第一導電型不同的極性的第二導電型的基區。基區和發射區可以在與臺面部接觸的溝槽部的延伸方向上交替地配置。

半導體裝置可以具備臺面部，所述臺面部被多個柵極溝槽部或多個虛設溝槽部中的至少兩個夾持，所述臺面部具有：第一導電型的發射區；以及作為與第一導電型不同的極性的第二導電型的基區。兩個發射區可以與溝槽部接觸而延伸，并且夾持基區，該溝槽部與臺面部接觸。

應予說明，上述發明內容并沒有列舉本發明的全部特征。另外，這些特征的子組合也能夠另外成為發明。

附圖說明

圖1A是實施例的半導體裝置100的截面圖的一例。

圖1B是實施例的半導體裝置100的截面圖的其他例。

圖1C是半導體組裝體150的電路圖的一例。

圖1D是將第一溝槽組110和第二溝槽組120的靜電電容Cies進行比較的圖。

圖2A是比較例1的半導體裝置200的截面圖。

圖2B是表示半導體裝置200的電壓Vak相對于時間t的變化的圖。