[發明專利]用于3D NAND類型MFMIS FeFET以實現3D鐵電非易失性數據存儲的架構、方法和存儲器單元

在審

• 申請號: 202080002937.6
• 申請日: 2020-10-23
• 公開（公告）號: CN112470277A
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 劉峻
• 申請（專利權）人: 長江先進存儲產業創新中心有限責任公司
• 主分類號: H01L27/1159
• 分類號: H01L27/1159;H01L27/11597;G11C11/22
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝

一種三維存儲器，包括：襯底；形成在襯底上的交替的堆疊緩沖層和堆疊導體層的堆疊層；以及形成該堆疊層中并且從該堆疊層的頂表面沿深度方向延伸到該襯底的頂表面的溝道。該溝道可以包括在形成在該溝道中的該堆疊層的表面上的溝道絕緣體層以及形成在該溝道絕緣體層的表面上的溝道半導體層。堆疊導體層可以包括第一金屬區段、第二金屬區段以及位于第一金屬區段與第二金屬區段之間的鐵電材料。

技術領域

本公開總體上涉及三維電子存儲器，并且更特別地，涉及提高3D NAND類型鐵電場效應晶體管(FeFET)存儲器中的存儲器單元的密度。

背景技術

通過改進工藝技術、電路設計、編程算法和制作工藝將平面存儲器單元縮放到了更小的尺寸。然而，隨著存儲器單元的特征尺寸接近下限，平面工藝和制作技術變得具有挑戰性而且成本更加高昂。因而，平面存儲器單元的存儲器密度接近上限。用于存取三維(3D)存儲器架構的存儲器的三維(3D)存儲器架構可以解決平面存儲器單元中的密度限制。

隨著半導體技術的進步，3D存儲器器件(例如，3D NAND存儲器器件)不斷縮放更多的緩沖/導體層。因此，緩沖/導體層的溝道孔內的制作工藝變得越來越困難。

發明內容

本公開的3D存儲器架構解決了目前的現有技術3D存儲器架構的問題，并且提供了很多益處。本公開的架構具有增加數據存儲密度以及降低存儲器位成本的優點。特別地，本公開的架構利用凹陷的中間金屬柵極，以實現增大的耦合比并且改進FeFET開關能力。在三維堆疊層內形成一個在另一個頂部上的柵極可以形成NAND串，以增加位密度，并且降低成本，同時提供比常規3D NAND存儲器單元更好的性能和功率。

根據一個方面，提供了一種三維存儲器，其包括：襯底；形成在襯底上的交替的堆疊緩沖層和堆疊導體層的堆疊層；以及形成在該堆疊層中并且從該堆疊層的頂表面沿深度方向延伸到該襯底的頂表面的溝道。該溝道可以包括形成在該溝道中的該堆疊層的表面上的溝道絕緣體層以及形成在該溝道絕緣體層的表面上的溝道半導體層。至少一個堆疊導體層可以包括第一金屬區段、第二金屬區段以及位于第一金屬區段與第二金屬區段之間的鐵電材料。

在一些示例中，第一金屬區段可以具有沿深度方向的第一厚度，并且第二金屬區段可以具有沿深度方向的第二厚度，并且第一厚度可以大于第二厚度。

在一些示例中，鐵電材料在鐵電材料與第一金屬區段之間的界面處可以具有等于第一厚度的沿深度方向的厚度。

在一些示例中，鐵電材料可以被形成為覆蓋第一金屬區段以及堆疊緩沖層的與至少一個堆疊導體層相鄰的表面中的每者并且具有凹陷的層，并且第二金屬區段可以形成在鐵電材料的凹陷中。

在一些示例中，第二金屬區段、鐵電材料、第一金屬區段、溝道絕緣體層和溝道半導體層可以被配置為形成場效應晶體管(FET)。

在一些示例中，溝道絕緣體層可以是二氧化硅層，并且溝道半導體層可以是多晶硅層。

在一些示例中，第一金屬區段和第二金屬區段中的每一個可以包括鉑銠合金層。

在一些示例中，鐵電材料可以是鋯鈦酸鉛(PZT)薄膜。

根據另一方面，提供了一種形成三維存儲器的方法。該方法可以包括：在襯底的頂表面上形成交替的堆疊緩沖層和堆疊間隔體層的堆疊層；在該堆疊層中形成溝道，該溝道從堆疊層的頂表面沿深度方向延伸到襯底的頂表面；去除堆疊間隔體層的通過形成溝道而暴露的部分；在堆疊間隔體層的暴露部分之上沉積第一金屬層；去除第一金屬層的在溝道中的部分，以形成通過堆疊緩沖層間隔開的第一金屬區段；在溝道中的堆疊層的表面上沉積溝道絕緣體層；在溝道絕緣體層的表面上沉積溝道半導體層；從該堆疊層去除堆疊間隔體層的剩余部分；在第一金屬區段之上沉積鐵電材料區段；以及在鐵電材料區段之上沉積第二金屬區段。

在一些示例中，堆疊間隔體層可以是氮化物層，并且可以通過使用熱磷酸的濕法化學批量工藝去除堆疊間隔體層的部分和剩余部分。