[實用新型]具有指令年齡比較功能的仲裁電路

有效

• 申請號: 202022585380.3
• 申請日: 2020-11-10
• 公開（公告）號: CN213482863U
• 公開（公告）日: 2021-06-18
• 發明（設計）人: 郇丹丹
• 申請（專利權）人: 北京微核芯科技有限公司
• 主分類號: G06F9/305
• 分類號: G06F9/305;G06F9/38
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

本實用新型公開了一種具有指令年齡比較功能的仲裁電路，仲裁電路用于亂序處理器的亂序隊列中指令的年齡信息的大小比較，包括：與用于記錄亂序處理器中所有指令的寄存器隊列地址相連的多個異或門，其中，異或門的一個輸入端與寄存器隊列地址前面增加的最高位相連，另一個輸入端與寄存器隊列的讀指針增加的最高位相連，將異或后得到的地址作為指令的年齡信息；多個第一級比較器，每個第一級比較器的兩個輸入端分別與相鄰的兩個異或門的輸出端相連，以比較兩條指令的年齡信息，判斷得到指令年齡的新老。該仲裁電路可以降低判斷復雜度，減小判斷延時，提高亂序處理器的性能、降低功耗、節約面積。

技術領域

本實用新型涉及亂序處理器技術領域，特別涉及一種具有指令年齡比較功能的仲裁電路。

背景技術

亂序處理器的指令到了亂序隊列中，就不會按照程序中指定的順序在處理器中流動，只要滿足執行的條件，后面的指令可以越過前面的指令先執行，以提高指令的執行速度。

無論是在亂序處理器的亂序隊列調度上，還是當亂序處理器因為轉移預測錯、訪存相關等引起的重新執行，或因為例外引發的異常等發生取消的情況時，均需要識別序隊列中哪些指令是最老的，屬于需要被優先調度的，或哪些指令是處于轉移預測錯的指令、訪存相關引起重新執行的指令或例外引發異常的指令的后面，屬于需要同引發取消的指令一起被取消的指令，即需要知道這些指令的年齡信息，其中，年齡信息表示指令進入流水線的先后順序。

相關技術中，通常通過亂序處理器的仲裁電路進行指令年齡信息的判斷，然而，在判斷時容易出現指令年齡大小的混亂問題，且由于判斷的實質是通過比較器的比較實現的，因此，如果想要提高比較的速度，則需要增加大量的比較器，從而大大增加了處理器的復雜度、延時、面積以及功耗。

實用新型內容

本實用新型旨在至少在一定程度上解決相關技術中的技術問題之一。

為此，本實用新型的目的在于提出一種具有指令年齡比較功能的仲裁電路，可以降低判斷復雜度，減小判斷延時，提高亂序處理器的性能、降低功耗、節約面積。

為達到上述目的，本實用新型提供一種具有指令年齡比較功能的仲裁電路，包括：所述仲裁電路用于亂序處理器的亂序隊列中指令的年齡信息的大小比較，包括：與用于記錄亂序處理器中所有指令的寄存器隊列地址相連的多個異或門，其中，異或門的一個輸入端與寄存器隊列地址前面增加的最高位相連，另一個輸入端與寄存器隊列的讀指針增加的最高位相連，將異或后得到的地址作為指令的年齡信息；多個第一級比較器，每個第一級比較器的兩個輸入端分別與相鄰的兩個異或門的輸出端相連，以比較兩條指令的年齡信息，判斷得到指令年齡的新老。

根據本實用新型的具有指令年齡比較功能的仲裁電路，通過在比較器前增加的異或門異或寄存器隊列地址前面增加的最高位和寄存器隊列的讀指針增加的最高位，得到每條指令的年齡信息，并通過比較得到年齡的新老，由于增加的異或門可以有效減少比較的次數，因此可以直接減少所需比較器的數量，從而可以降低判斷復雜度，減小判斷延時，提高亂序處理器的性能、降低功耗、節約面積。

進一步地，所述寄存器隊列為重定序緩存或轉移重定序緩存。

進一步地，還包括：多個第二級至第N級比較器，在后比較器的兩個輸入端分別與在前兩個相鄰比較器的輸出端相連，以比較得到所有指令年齡的新老，其中，N大于等于2。

本實用新型附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本實用新型的實踐了解到。

附圖說明

本實用新型上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1為根據本實用新型實施例提供的具有指令年齡比較功能的仲裁電路的結構示意圖；

圖2為根據本實用新型實施例提供的具有指令年齡比較功能的仲裁電路的一個示例結構圖；