[發明專利]ZQ校準代碼鎖存電路和方法及ZQ校準電路和存儲器裝置

在審

• 申請號: 202011623231.X
• 申請日: 2020-12-30
• 公開（公告）號: CN112687320A
• 公開（公告）日: 2021-04-20
• 發明（設計）人: 李乾男
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G11C29/02
• 分類號: G11C29/02;G11C29/12
• 代理公司: 北京北翔知識產權代理有限公司 11285
• 代理人: 李星宇;鄭建暉

本發明涉及ZQ校準代碼鎖存電路，包括：第一輸入，用于獲得校準代碼更新脈沖；第二輸入，用于獲得ZQ時鐘；第三輸入，用于獲得鎖存命令脈沖；以及鎖存時鐘生成電路，用于生成鎖存時鐘信號并且被配置成響應于所述校準代碼更新脈沖和所述鎖存命令脈沖之間的相位間隔在設定的判決窗口內，在所述ZQ時鐘的下一個周期在生成的鎖存時鐘信號中產生鎖存時鐘脈沖。本發明還涉及ZQ校準代碼鎖存方法、ZQ校準電路和存儲器裝置。

技術領域

本發明的實施方案涉及半導體器件領域，具體地涉及ZQ校準代碼鎖存電路和ZQ校準代碼鎖存方法以及ZQ校準電路和存儲器裝置。

背景技術

例如微計算機、存儲器、門陣列等等的半導體裝置包含輸入/輸出引腳及輸出電路，所述輸出電路用于經由總線、形成于板上的傳輸線及其類似物來將數據傳輸到其它裝置。半導體裝置內負責傳輸數據的電路包含例如輸出緩沖器及驅動器。為達到最佳傳輸，傳輸裝置的阻抗應與傳輸網絡及接收裝置的阻抗匹配。

隨著電子裝置的操作速度提高，在電子裝置內的半導體存儲器件之間傳輸的信號的擺動寬度減小，以最小化傳輸信號所花費的延遲時間。然而，隨著傳輸信號的信號擺動寬度減小，信號傳輸在更大程度上受外部噪聲影響。如果接口處存在阻抗失配，那么外部噪聲會影響輸出信號的反射特性。阻抗失配是由外部噪聲或由供電電壓、操作溫度及制造工藝的變化等引起的。如果出現阻抗失配，則難以高速傳輸數據，因為阻抗失配可使得來自半導體裝置的數據失真。因此，在接收失真數據的半導體裝置中可能導致設置/保持失效或信號水平的誤判的問題。

為緩解這些不利情況，存儲器裝置可以包含可用于提供可調節端接阻抗值的片內端接(On-Die Termination，ODT，也可以被稱為“片內終端電阻”)及可調節導通阻抗值的離線驅動器(Off-Chip Driver，OCD)的可編程終端組件。例如，當將信號(例如命令、數據等)提供到存儲器裝置時，可以調節片內端接的阻抗值來減少阻抗失配。可編程終端組件具有可以隨著操作條件改變進行調節的阻抗值。在一些實施方式中，基于對耦合到外部電阻的電路節點的電壓測量來校準可編程終端組件。

近年來，對ZQ校準提出了多種改進。然而，進一步改善ZQ校準的性能一直是本領域的目標。

發明內容

在接收到ZQ校準啟動信號后，ZQ校準電路開始校準并且在校準完成后生成將校準得到的校準代碼更新的更新時鐘。另一方面，在接收到外部的校準鎖存命令之后，ZQ校準電路將校準代碼鎖存到相應的輸入電路(例如，接收器)和/或輸出電路(例如，OCD)。

本發明認識到，校準鎖存命令是根據ZQ校準電路外部的主時鐘產生的，更新時鐘是根據ZQ校準電路的內部時鐘產生的與該內部時鐘同步的信號。由于ZQ校準電路的內部時鐘和更新時鐘并不被外部所知，所以校準鎖存命令與更新時鐘往往完全異步。因此，可能存在ZQ校準電路正在更新校準代碼時收到校準鎖存命令的情況，在這種情況下錯誤的ZQ校準代碼會被鎖存到輸出驅動器和/或接收器。

因此，本發明提出了通過檢測更新時鐘和鎖存命令的相位關系來減少鎖存錯誤的ZQ校準代碼的情況。

根據本發明的第一方面，提供了一種ZQ校準代碼鎖存電路，其中所述ZQ校準代碼鎖存電路包括：

第一輸入，用于獲得校準代碼更新脈沖；

第二輸入，用于獲得ZQ時鐘；

第三輸入，用于獲得鎖存命令脈沖；以及

鎖存時鐘生成電路，用于生成鎖存時鐘信號并且被配置成響應于所述校準代碼更新脈沖和所述鎖存命令脈沖之間的相位間隔在設定的判決窗口內，在所述ZQ時鐘的下一個周期在生成的鎖存時鐘信號中產生鎖存時鐘脈沖。

根據本發明的第二方面，提供了一種ZQ校準代碼鎖存方法，其中所述方法包括以下步驟：

接收校準代碼更新信號、鎖存命令信號和ZQ時鐘；