[發明專利]一種字線建立方法

在審

• 申請號: 202011620648.0
• 申請日: 2020-12-31
• 公開（公告）號: CN112735497A
• 公開（公告）日: 2021-04-30
• 發明（設計）人: 馮國友
• 申請（專利權）人: 普冉半導體（上海）股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G06F13/42
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 包姝晴;曹媛

本發明公開了一種字線建立方法，包括：根據字節的位數將存儲器中每一存儲單元中的字線劃分為若干頁；在所述字線的首頁和所述首頁的相鄰頁之間連接字線緩沖電路，以加快所述字線的建立速度。本發明通過在字線的首頁和首頁的相鄰頁之間連接字線緩沖電路，可以加快字線首頁的建立速度，從而減少字線切換時字線的建立時間，進而在增加盡可能小的版圖面積的基礎上，有效地解決SPI閃存存儲器中字線建立的瓶頸。

技術領域

本發明涉及半導體集成電路存儲技術領域，尤其涉及一種具有串行外設接口的閃存存儲器的字線建立方法。

背景技術

隨著存儲器容量的增大，字線(Word Line，WL)越來越長，負載越來越大，同時各應用端對存儲器讀寫速度也有著更快的需求，這就對字線的建立速度及建立時間提出了更高的要求，可以說字線的建立速度已成為高速大容量存儲器發展的一個瓶頸。目前，在具有串行外設接口(SPI)的閃存(Flash)存儲器的電路設計中，提高字線建立速度的傳統方法主要有兩種：一是更新SPI協議即在指令中加入等待時鐘，但這種方法要求應用端上進行對應的修改，存在無法兼容舊應用端的問題；二是將存儲器陣列隔離成兩個或多個區塊，但這種方法需要配備兩套或多套外圍電路，會導致存儲器版圖面積增大而降低存儲器產品的市場競爭力。

然而對于閃存存儲器，SPI協議讀取數據時真正的瓶頸在于第一個字節(例如由8個比特組成)讀取某一字線的最后一個比特數據(也可稱為最后一頁)，第二個字節則讀取下一字線的第一頁，此時對兩個字線的建立速度的要求很高，因此需要根據SPI協議讀取數據的特點提出加快閃存存儲器字線建立速度的方法。

發明內容

本發明的目的在于提供一種字線建立方法，可以在字線的首頁和其相鄰頁之間連接字線緩沖電路，從而加快字線的建立速度。

為了達到上述目的，本發明通過以下技術方案實現：

一種字線建立方法，包括：

根據字節的位數將存儲器中每一存儲單元中的字線劃分為若干頁；

在所述字線的首頁和所述首頁的相鄰頁之間連接字線緩沖電路，以加快所述字線的建立速度。

優選地，所述字線緩沖電路包括：第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2；

所述第一PMOS管MP1的柵極與所述字線的首頁的輸出端連接；

所述第一PMOS管MP1的源極與所述第二PMOS管MP2的源極連接；

所述第一PMOS管MP1的漏極分別與所述第二PMOS管MP2的柵極和所述第二NMOS管MN2的柵極連接；

所述第二PMOS管MP2的漏極與所述字線的首頁的相鄰頁的輸入端連接；

所述第一NMOS管MN1的柵極與所述字線的首頁的輸出端連接；

所述第一NMOS管MN1的源極與所述第二NMOS管MN2的源極連接；

所述第一NMOS管MN1的漏極分別與所述第二PMOS管MP2的柵極和所述第二NMOS管MN2的柵極連接；

所述第二NMOS管MN2的漏極與所述字線的首頁的相鄰頁的輸入端連接。

優選地，所述字線建立方法，還包括：將行解碼電路與所述字線的首頁的輸入端連接，以對輸入的行地址信號進行解碼并選擇對應的所述字線。

優選地，所述字線建立方法，還包括：將驅動電路的輸入端與所述行解碼電路連接，所述驅動電路的輸出端與所述字線的首頁的輸入端連接，以對解碼后的所述行地址信號進行放大處理。

優選地，所述字線的每一所述頁存儲一個比特。

本發明與現有技術相比至少具有以下優點之一：