[發明專利]一種時鐘振蕩器電路、電荷泵電路及Flash芯片

在審

• 申請號: 202011594518.4
• 申請日: 2020-12-29
• 公開（公告）號: CN112636722A
• 公開（公告）日: 2021-04-09
• 發明（設計）人: 吳彤彤;王小光;龍冬慶
• 申請（專利權）人: 深圳市芯天下技術有限公司
• 主分類號: H03K3/02
• 分類號: H03K3/02;H02M3/07
• 代理公司: 佛山市海融科創知識產權代理事務所(普通合伙) 44377
• 代理人: 陳志超;唐敏珊

本發明公開了一種時鐘振蕩器電路、電荷泵電路及Flash芯片，時鐘振蕩器OSC產生的第一時鐘脈沖CLK，不直接輸入至給電荷泵Charge pump，而是經過電平保持模塊處理后得到第二時鐘脈沖CLKm，再輸入至電荷泵Charge pump，經處理后的第二時鐘脈沖CLKm，在時鐘使能EN=0后，可保持原電平，使電荷泵Charge pump接收到的時鐘脈沖等于前一個接收到的時鐘脈沖，防止電荷泵Charge pump的輸出電壓VPP因時鐘引起過沖的問題。

技術領域

本發明涉及半導體集成電路技術領域，尤其涉及的是一種時鐘振蕩器電路、電荷泵電路及Flash芯片。

背景技術

Flash 外圍電路中，電荷泵為Flash 提供讀，寫，擦時所需的高壓或負壓，對電荷泵產生的電壓，例如給Flash Word Line 的電壓，要求電壓可調，建立時間短，紋波小，特別是在讀操作時，對紋波的要求更加嚴格。

如圖1所示，通常電荷泵輸出電壓VPP達到目標電壓后，會關閉時鐘振蕩器OSC的使能EN，即關閉時鐘CLKx（x=0或1）輸入，電荷泵Charge pump即停止工作，輸出電壓VPP不會再上升。但是，在實際運用中，Charge pump 在時鐘CLKx的上升沿及下降沿都會進行pump 動作，輸出電壓VPP在一個時鐘周期內會上升兩個臺階step，時鐘在關閉的同時，如果時鐘電平不是使能關閉后的電平，必將因使能的關閉多一個上升沿或下降沿，這個多出來的時鐘沿將使得Charge pump 輸出電壓VPP超過目標值1個臺階step電壓，即產生過沖。

因此，現有的技術還有待于改進和發展。

發明內容

本發明的目的在于提供一種時鐘振蕩器電路、電荷泵電路及Flash芯片，旨在解決現有的時鐘振蕩器使能關閉時，引起時鐘脈沖多一個下降沿或上升沿導致電荷泵電壓過沖的問題。

本發明的技術方案如下：一種時鐘振蕩器電路，其中，包括：

時鐘振蕩器OSC，用于產生第一時鐘脈沖CLK；

電平保持模塊，用于將時鐘振蕩器OSC產生的第一時鐘脈沖CLK處理得到第二時鐘脈沖CLKm；

所述時鐘振蕩器OSC與電平保持模塊連接，時鐘振蕩器OSC接收時鐘使能EN，產生第一時鐘脈沖CLK，第一時鐘脈沖CLK經過電平保持模塊處理后得到第二時鐘脈沖CLKm，第二時鐘脈沖CLKm輸入到電荷泵Charge pump；當時鐘使能EN為0時，經過電平保持模塊的處理，使電荷泵Charge pump接收到的時鐘脈沖等于前一個接收到的時鐘脈沖。

所述的時鐘振蕩器電路，其中，所述電平保持模塊包括第一與非門、第二與非門和第一非門，所述第一與非門的第一輸入端連接時鐘振蕩器OSC輸出的第一時鐘脈沖CLK，第一與非門的第二輸入端連接第二與非門的輸出端，第一與非門的輸出端連接第一非門的輸入端，第一非門的輸出端連接電荷泵Charge pump的輸入端，第一與非門的輸出端連第二與非門的第一輸入端，時鐘使能EN經過第七非門的邏輯處理后輸入至第二與非門的第二輸入端。

所述的時鐘振蕩器電路，其中，所述電平保持模塊包括第二非門、第三與非門、第四與非門和第三非門，所述第二非門的輸入端連接時鐘振蕩器OSC輸出的第一時鐘脈沖CLK，第二非門的輸出端與第三與非門的第一輸入端連接，第三與非門的第二輸入端連接第四與非門的輸出端，時鐘使能EN經過第七非門的邏輯處理后輸入至第四與非門的第二輸入端，第四與非門的第一輸入端連接第三與非門的輸出端，第三與非門的輸出端與第三非門的輸入端連接，第三非門的輸出端連接電荷泵Charge pump的輸入端。