[發(fā)明專利]一種基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 202011520798.4
• 申請日: 2020-12-21
• 公開（公告）號: CN112597085B
• 公開（公告）日: 2022-09-16
• 發(fā)明（設(shè)計）人: 賀龍龍;程科;王金勐
• 申請（專利權(quán)）人: 蘇州長風(fēng)航空電子有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/38
• 代理公司: 北京清大紫荊知識產(chǎn)權(quán)代理有限公司 11718
• 代理人: 李思瓊;張卓

本發(fā)明提供了一種基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法及系統(tǒng)，該方法包括：在發(fā)送端：對axi_stream總線數(shù)據(jù)作幀頭、幀尾處理，對數(shù)據(jù)進行提取并緩存到fifo中，最后將讀出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后發(fā)送到數(shù)據(jù)總線；在接收端：將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，再將并行數(shù)據(jù)進行解碼，提取有效數(shù)據(jù)，將有效數(shù)據(jù)緩存入fifo中，數(shù)據(jù)從fifo中讀出后，將數(shù)據(jù)格式轉(zhuǎn)化為axi_stream數(shù)據(jù)，輸入到axi_fifo中，axi_fifo將數(shù)據(jù)轉(zhuǎn)化為axi_full/axi_lite的數(shù)據(jù)輸出至主機。本發(fā)明用賽靈思fpga，為了實現(xiàn)各個模塊間的互聯(lián)和標準化，將同步422數(shù)據(jù)掛載在axi總線下，便于fpga軟核或zynq的使用。

技術(shù)領(lǐng)域

本公開涉及數(shù)據(jù)通信技術(shù)領(lǐng)域，尤其涉及一種基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法及系統(tǒng)。

背景技術(shù)

同步422數(shù)據(jù)通訊協(xié)議相較于異步422數(shù)據(jù)通訊協(xié)議，有著通訊速率高，穩(wěn)定性好，傳輸距離遠的特點。因而被廣泛的應(yīng)用于航空航天，車載電子等領(lǐng)域。傳統(tǒng)的異步422通訊協(xié)議由于沒有時鐘線，因此在數(shù)據(jù)的通訊速率和穩(wěn)定性上受到了極大的限制。

除此之外，賽靈思fpga為了提高系統(tǒng)的通用性和規(guī)范性，在zynq系列中采用axi數(shù)據(jù)通訊協(xié)議實現(xiàn)pl和ps間的通訊。在其它系類的fpga中賽靈思提供了MicroBlaze 32位軟核處理器來實現(xiàn)對實時事物的管理，它同樣采用axi總線，方便各個模塊之間的交叉互聯(lián)。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明針對現(xiàn)有異步422通訊速率低、穩(wěn)定性不佳等問題，提出一種基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法及系統(tǒng)，并且，本發(fā)明用賽靈思fpga，為了實現(xiàn)各個模塊間的互聯(lián)和標準化，將同步422數(shù)據(jù)掛載在axi總線下，便于fpga軟核或zynq的使用。

為實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下：

一種基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法，包括：

在發(fā)送端：將主機通過axi_full/axi_lite發(fā)送的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，輸入到axi_fifo中，axi_fifo將axi_full/axi_lite數(shù)據(jù)轉(zhuǎn)換為axi_stream總線數(shù)據(jù)，再對axi_stream總線數(shù)據(jù)作幀頭、幀尾處理，對數(shù)據(jù)進行提取，再將提取的數(shù)據(jù)緩存到fifo中，其中，fifo的數(shù)據(jù)讀寫由主機通過axi狀態(tài)總線控制；最后將讀出的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)后發(fā)送到數(shù)據(jù)總線；

在接收端：將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，再將并行數(shù)據(jù)進行解碼，提取有效數(shù)據(jù)，將有效數(shù)據(jù)緩存入fifo中，數(shù)據(jù)從fifo中讀出后，將數(shù)據(jù)格式轉(zhuǎn)化為axi_stream數(shù)據(jù)，輸入到axi_fifo中，axi_fifo將數(shù)據(jù)轉(zhuǎn)化為axi_full/axi_lite的數(shù)據(jù)輸出至主機。

進一步地，在發(fā)送端，對并行數(shù)據(jù)作幀頭、幀尾處理的過程包括，在數(shù)據(jù)的開頭和結(jié)尾加上固定的幀頭和幀尾，或在數(shù)據(jù)的開頭加上幀頭和數(shù)據(jù)長度。

進一步地，在接收端，采用移位寄存器將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。

本發(fā)明還提供一種如上述的基于AXI總線的同步422通訊協(xié)議的實現(xiàn)方法的實現(xiàn)系統(tǒng)，包括，通過axi控制總線控制連接的同步422數(shù)據(jù)收發(fā)模塊和axi_fifo模塊；

所述同步422數(shù)據(jù)收發(fā)模塊的發(fā)送端包括通信連接的幀頭、幀尾處理模塊、fifo緩存模塊和并串轉(zhuǎn)換模塊，所述fifo緩存模塊用于數(shù)據(jù)緩存及數(shù)據(jù)讀寫；接收端包括通信連接的串并轉(zhuǎn)換模塊、數(shù)據(jù)解碼模塊和fifo緩存模塊，所述數(shù)據(jù)解碼模塊用于對并行數(shù)據(jù)進行解碼，提取有效數(shù)據(jù)，并根據(jù)幀頭、幀尾處理的數(shù)據(jù)產(chǎn)生fifo的寫使能信號；

axi_fifo模塊用于進行axi_full/axi_lite數(shù)據(jù)與axi_stream數(shù)據(jù)之間的轉(zhuǎn)換。

進一步地，所述axi控制總線包括axi數(shù)據(jù)總線和axi狀態(tài)總線。