[發明專利]可編程邏輯器件分組方法和裝置

有效

• 申請號: 202011513510.0
• 申請日: 2020-12-21
• 公開（公告）號: CN112232010B
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 李偉;張吉鋒;林鎧鵬;邵中尉
• 申請（專利權）人: 上海國微思爾芯技術股份有限公司
• 主分類號: G06F30/367
• 分類號: G06F30/367
• 代理公司: 北京清大紫荊知識產權代理有限公司 11718
• 代理人: 黃貞君;馮振華

本發明提供了一種可編程邏輯器件分組方法和裝置，屬于集成電路芯片設計領域，具體包括獲取可編程邏輯器件之間的物理電路連接關系以及邏輯電路圖；對邏輯電路圖中的邏輯電路實例進行聚類得到多個子集合；將所有子集合根據物理電路連接關系分配到可編程邏輯器件上；對分配給可編程邏輯器件的子集合進行優化調整，得到理論集合分配方案以及違規連接列表；針對違規連接列表中的各邏輯電路實例構建多級跳點路徑；根據多級跳點路徑對邏輯電路連接關系進行修改，輸出與物理電路連接關系對應的實際設計文件。通過本申請的處理方案，分割互聯最小、速度更快，處理數據規模更大的可編程邏輯器件分組結果，從而提高了芯片處理效率。

技術領域

本發明涉及集成電路芯片設計領域，具體涉及一種可編程邏輯器件分組方法和裝置。

背景技術

EDA技術就是基于大規模可編程器件的，以計算機為工具，根據硬件描述語言HDL完成表達，實現對邏輯的編譯化簡、分割、布局、優化等目標的一門技術，借助EDA技術，操作者可以通過利用軟件來實現對硬件功能的描述，并通過FPGA/CPLD得到最終設計結果。現有超大規模集成電路(VLSI：Very Large Scale Integration)是指幾毫米見方的硅片上集成上萬至百萬晶體管、線寬在1微米以下的集成電路。因此，VLSI電路復雜，是對EDA設計的一個挑戰。通常采用電路分割技術應對VLSI電路設計。

電路分割(CUT)技術把VLSI設計問題劃分為若干較小部分分別處理，為了提高芯片的處理效率，需要保證每個分割電路兩兩之間關聯度、耦合度最小。但是電路分割一般是基于多FPGA原型系統中FPGA之間自由連接不設限的條件，對分配到FPGA上的程序進行切割處理。在一些復雜的原型系統和U仿真平臺，由于FPGA之間物理電路的連接限制，需要在電路切割中對部分FPGA之間的連接關系進行約束。在此約束條件下，容易發生將邏輯電路設計中的多個虛擬電路連接的程序塊分割，并分別劃分到無物理電路連接的FPGA上，進而導致電路設計的失敗，這樣的邏輯電路設計分割就是無效分割，無法用于工業設計上。

發明內容

因此，為了克服上述現有技術的缺點，本發明提供了一種基于可編程邏輯器件的物理電路連接，得到分割互聯最小、速度更快，處理數據規模更大的可編程邏輯器件分組結果，從而提高了芯片處理效率的可編程邏輯器件分組方法和裝置。

為了實現上述目的，本發明提供了一種可編程邏輯器件分組方法，包括：獲取可編程邏輯器件之間的物理電路連接關系以及理論設計文件，所述理論設計文件攜帶有所述可編程邏輯器件待執行的邏輯電路圖，所述邏輯電路圖用于描述電路系統的各邏輯電路實例的結構以及邏輯電路實例之間的邏輯電路連接關系；根據所述邏輯電路連接關系對所述邏輯電路圖中的邏輯電路實例進行聚類，得到多個子集合；將所有所述子集合根據所述物理電路連接關系分配到所述可編程邏輯器件上；根據所述物理電路連接關系對分配給所述可編程邏輯器件的所述子集合進行優化調整，得到理論集合分配方案以及所述理論集合分配方案中不符合所述物理電路連接關系的違規連接列表；針對所述違規連接列表中的各邏輯電路實例，根據物理電路連接關系和廣度優先搜索方法查找加權最短路徑，構建多級跳點路徑；根據所述多級跳點路徑對所述邏輯電路圖的邏輯電路連接關系進行修改，輸出與所述物理電路連接關系對應的實際設計文件。

在其中一個實施例中，所述根據所述邏輯電路連接關系對所述邏輯電路圖中的邏輯電路實例進行聚類，得到多個子集合，還包括：將所述邏輯電路圖的邏輯電路實例映射為超圖頂點, 所述邏輯電路圖的連線映射為超圖超邊，計算超圖超邊連接的兩個超圖頂點之間的權重，得到帶權超圖；對所述帶權超圖進行聚類，得到多個子集合。