[發明專利]中央處理器

在審

• 申請號: 202011505559.1
• 申請日: 2020-12-18
• 公開（公告）號: CN114647611A
• 公開（公告）日: 2022-06-21
• 發明（設計）人: 蔡炎廷
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/16;G06F13/40
• 代理公司: 北京市立方律師事務所 11330
• 代理人: 李娜;趙莎

一種中央處理器包括核心、狀態存儲器、多個總線接點、資料產生單元及總線接口單元。狀態存儲器存儲一狀態，總線接口單元耦接核心及狀態存儲器，總線接口單元依據該狀態，將核心選擇性地耦接至多個總線接點或資料產生單元。

技術領域

本案是關于一種中央處理器。

背景技術

中央處理器(Central Processing Unit，CPU)的除錯功能一般指針對軟件方面的除錯，當CPU執行程序的過程中，若程序執行發生非預期的結果，用戶可以使用除錯裝置來控制CPU進入除錯模式(debug mode)。當CPU處于除錯模式時，用戶可以藉由讀取CPU核心內部的暫存器(register)、存儲器(memory)來了解CPU當時的狀態，以分析并查清非預期行為的原因，藉此修正軟件相關問題。

正常操作下，CPU會響應除錯裝置的要求以進入除錯模式，但CPU可能會因為某些原因無法響應除錯裝置的要求致未能進入除錯模式，例如，當CPU核心正忙于讀取存儲器或寫入存儲器時，可能因為存儲器或總線(BUS)在傳送的資料遺失或其他原因導致沒有響應，使得CPU核心一直無法完成指令，進而造成CPU無法響應進入除錯模式的要求。

根據傳統作法，用戶可藉由打開CPU核心內部特定的暫存器開關，以強制使CPU核心放棄未完成的指令，讓CPU核心可于放棄后響應進入除錯模式的要求，但此作法無法保證CPU內部運作的合理性，因此增加用戶分析判斷的困難度。此外，強制使CPU核心放棄未完成的指令會牽涉到整體CPU核心的電路控制，例如，為了能夠強制使CPU核心放棄未完成的指令，CPU必須額外考慮一個鮮少在正常情況下會執行的電路控制(例如強制放棄未完成的讀取存儲器或寫入存儲器的電路控制)。再者，要達成在CPU核心忙于讀取存儲器或寫入存儲器的同時也能打開CPU核心內部的暫存器的操作，CPU核心電路的復雜度會提高，復雜度提高不僅成本提高，還會因支持這項作法產生非預期的問題，因而也增加了除錯的困難度。

發明內容

有鑒于此，在一些實施例中，一種中央處理器包括核心、狀態存儲器、多個總線接點、資料產生單元及總線接口單元。狀態存儲器存儲一狀態，總線接口單元耦接核心及狀態存儲器，總線接口單元依據該狀態，將核心選擇性地耦接至多個總線接點或資料產生單元。

在一些實施例中，一種中央處理器包括多個核心、狀態存儲器、多個總線接點、資料產生單元及總線接口單元。狀態存儲器存儲一狀態，總線接口單元耦接核心及狀態存儲器，總線接口單元依據該狀態，將多個核心選擇性地耦接至多個總線接點或資料產生單元。

附圖說明

圖1為根據本案的中央處理器的一實施例的方塊示意圖。

圖2為根據本案的中央處理器的另一實施例的方塊示意圖。

圖3為圖1或圖2的總線接口單元的一實施例的方塊示意圖。

圖4為圖1或圖2的總線接口單元的另一實施例的方塊示意圖。

圖5為圖1或圖2的總線接口單元的另一實施例的方塊示意圖。

圖6為根據本案的中央處理器的另一實施例的方塊示意圖。

具體實施方式