[發(fā)明專利]多片F(xiàn)PGA間時間同步方法、裝置、設(shè)備及存儲介質(zhì)有效
| 申請?zhí)枺?/td> | 202011472991.5 | 申請日： | 2020-12-15 |
| 公開（公告）號： | CN112506268B | 公開（公告）日： | 2023-03-14 |
| 發(fā)明（設(shè)計）人： | 石俊斌;張玉波 | 申請（專利權(quán)）人： | 杭州和利時自動化有限公司 |
| 主分類號： | G06F1/12 | 分類號： | G06F1/12;G06F13/42 |
| 代理公司： | 北京集佳知識產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 巴翠昆 |
| 地址： | 310018 浙江省杭州市經(jīng)*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | fpga 時間 同步 方法 裝置 設(shè)備 存儲 介質(zhì) | ||
本申請公開了一種多片F(xiàn)PGA間時間同步方法、裝置、設(shè)備及存儲介質(zhì)，該方法包括：通過校時主站FPGA接收外部IRIG?B碼時鐘源的IRIG?B時間編碼信息進行B碼校時與守時，得到校準后的同步時間信息和微秒時鐘脈沖；利用校時主站FPGA將同步時間信息通過SPI總線同時發(fā)送至各校時從站FPGA，以及將微秒時鐘脈沖通過GPIO硬連線同時發(fā)送至各校時從站FPGA；通過各校時從站FPGA接收同步時間信息進行本地對時，以及接收微秒時鐘脈沖進行本地計時。這樣在有效節(jié)省FPGA寶貴的邏輯的同時，還能保證校時的精度以及在板級多個器件之間的同步性，避免了在每片F(xiàn)PGA中獨立校時帶來的資源浪費。
技術(shù)領(lǐng)域
本發(fā)明涉及通信技術(shù)領(lǐng)域，特別是涉及一種多片F(xiàn)PGA間時間同步方法、裝置、設(shè)備及存儲介質(zhì)。
背景技術(shù)
在板級電路中，如果多片器件需要進行時間同步，例如，某型號集散控制系統(tǒng)(Distributed Control System，DCS)主控包含多路Profibus-DP(Process Field Bus－Decentralized Periphery)主站，在三片現(xiàn)場可編程門陣列(Field－Programmable GateArray，F(xiàn)PGA)中實現(xiàn)，每路Profibus-DP都需要進行精確的同步時間信息通。
在現(xiàn)有技術(shù)中，通常采用圖1和圖2的方式來實現(xiàn)：如圖1所示，IRIG-B時間編碼信號分別連接到三路FPGA中，在FPGA中獨立地分別通過B碼校時算法模塊進行時間校準管理；如圖2所示，在MCU中，通過軟件的方式實現(xiàn)NTP Client，和系統(tǒng)側(cè)的校時服務(wù)器NTP Server進行對時，實現(xiàn)NTP校時，然后MCU將時間信息通過LocalBus分別發(fā)送給各路FPGA進行校時守時。但是，對于圖1的方式，因為校時邏輯比較復(fù)雜，占用較多的邏輯資源，分別在多片F(xiàn)PGA實現(xiàn)，造成資源的浪費；同時，各FPGA之間時鐘不同，造成互相間時間的不同步。對于圖2的方式，NTP校時主要依靠軟件算法來保證，通過LocalBus下發(fā)時間信息也是分時進行的，因此，不論是時間精度，還是時間的同步性，都比較低。
因此，如何實現(xiàn)在板級多個器件之間精確的同步計時問題，是本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問題。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種多片F(xiàn)PGA間時間同步方法、裝置、設(shè)備及存儲介質(zhì)，可以在有效節(jié)省FPGA邏輯的同時，保證校時的精度及互相之間的時間同步的精確性。其具體方案如下：
一種多片F(xiàn)PGA間時間同步方法，包括：
通過校時主站FPGA接收外部IRIG-B碼時鐘源的IRIG-B時間編碼信息進行B碼校時與守時，得到校準后的同步時間信息和微秒時鐘脈沖；
利用所述校時主站FPGA將所述同步時間信息通過SPI總線同時發(fā)送至各校時從站FPGA，以及將所述微秒時鐘脈沖通過GPIO硬連線同時發(fā)送至各所述校時從站FPGA；
通過各所述校時從站FPGA接收所述同步時間信息進行本地對時，以及接收所述微秒時鐘脈沖進行本地計時。
優(yōu)選地，在本發(fā)明實施例提供的上述多片F(xiàn)PGA間時間同步方法中，所述通過校時主站FPGA接收外部IRIG-B碼時鐘源的IRIG-B時間編碼信息進行B碼校時與守時，得到校準后的同步時間信息和微秒時鐘脈沖，具體包括：
在所述校時主站FPGA中，通過脈寬檢測模塊對接收的外部IRIG-B碼時鐘源的IRIG-B時間編碼信息進行脈寬檢測，并輸出相應(yīng)解碼值；
通過時間提取與秒脈沖模塊從所述解碼值中提取BCD時間碼和秒計數(shù)信息，解析輸出秒脈沖信號，依據(jù)所述秒脈沖信號對本地時間進行更新和對本地秒以內(nèi)的計時進行校準；
通過校時與實時模塊分別對頻率誤差、同步誤差進行測量校準與守時，得到校準后的包含年、日、秒信息的同步時間信息和微秒時鐘脈沖；
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