[發(fā)明專利]一種封裝方法、裝置、設(shè)備及介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202011452282.0
• 申請(qǐng)日: 2020-12-10
• 公開(kāi)（公告）號(hào): CN112582286B
• 公開(kāi)（公告）日: 2022-10-11
• 發(fā)明（設(shè)計(jì)）人: 岳光生;焦建輝;趙杰
• 申請(qǐng)（專利權(quán)）人: 青島信芯微電子科技股份有限公司
• 主分類號(hào): H01L21/58
• 分類號(hào): H01L21/58;H01L21/67
• 代理公司: 北京同達(dá)信恒知識(shí)產(chǎn)權(quán)代理有限公司 11291
• 代理人: 杜晶

本發(fā)明實(shí)施例提供了一種封裝方法、裝置、設(shè)備及介質(zhì)，由于本發(fā)明實(shí)施例調(diào)整主芯片DIE中的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR的第一焊盤(pán)的順序與已知合格芯片KGD中的動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM的第二焊盤(pán)的順序一致，將該第一焊盤(pán)與該第二焊盤(pán)通過(guò)引線鍵合在一起。在本發(fā)明實(shí)施例中，對(duì)DDR的第一焊盤(pán)與DRAM的第二焊盤(pán)進(jìn)行引線鍵合(Wirebond)，即直接將DDR的第一焊盤(pán)與DRAM的第二焊盤(pán)連接在一起，減少了DQ高速信號(hào)的傳輸時(shí)間，提高了BGA芯片的工作效率，同時(shí)通過(guò)這種鍵合方式減小了BGA芯片的尺寸，提高了用戶的使用感受。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片封裝技術(shù)領(lǐng)域，尤其涉及一種封裝方法、裝置、設(shè)備及介質(zhì)。

背景技術(shù)

隨著半導(dǎo)體行業(yè)的快速發(fā)展，系統(tǒng)級(jí)封裝(System In Package，SIP)技術(shù)被廣泛應(yīng)用在半導(dǎo)體制作技術(shù)領(lǐng)域。現(xiàn)有技術(shù)中，在對(duì)球柵陣列結(jié)構(gòu)(Ball Grid Array，BGA)芯片進(jìn)行封裝時(shí)，針對(duì)主芯片(DIE)上的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Double Datarate，DDR)與已知合格芯片(Known good die，KGD)中的動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Dynamic Random AccessMemory，DRAM)進(jìn)行連接時(shí)，先要將DDR的焊盤(pán)與基板相連，然后再將DRAM的焊盤(pán)與基板相連，從而實(shí)現(xiàn)DQ高速信號(hào)在該DDR和該DRAM上的連接通信。對(duì)于這種封裝方法，DQ高速信號(hào)的傳輸時(shí)間長(zhǎng)，影響B(tài)GA芯片的正常工作，同時(shí)這種封裝方式的占用面積大，不利于BGA芯片的小型化發(fā)展。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供了一種封裝方法、裝置、設(shè)備及介質(zhì)，用以解決現(xiàn)有的封裝技術(shù)中，DQ高速信號(hào)的傳輸時(shí)間長(zhǎng)，影響B(tài)GA芯片的正常工作，封裝方式的占用面積大的問(wèn)題。

本發(fā)明實(shí)施例提供一種封裝方法，所述方法包括：

識(shí)別主芯片DIE中的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR的每個(gè)第一引腳對(duì)應(yīng)的第一焊盤(pán)，以及已知合格芯片KGD中的動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM的每個(gè)第二引腳對(duì)應(yīng)的第二焊盤(pán)；

根據(jù)每個(gè)所述第一焊盤(pán)、第二焊盤(pán)以及預(yù)先保存的第一引腳與第二引腳的對(duì)應(yīng)關(guān)系，連接每個(gè)第一焊盤(pán)與對(duì)應(yīng)的第二焊盤(pán)。

進(jìn)一步地，所述連接每個(gè)第一焊盤(pán)與對(duì)應(yīng)的第二焊盤(pán)包括：

針對(duì)每個(gè)第一焊盤(pán)，將該第一焊盤(pán)與對(duì)應(yīng)的第二焊盤(pán)進(jìn)行引線鍵合。

進(jìn)一步地，所述引線為鈀銅線。

進(jìn)一步地，所述鈀銅線的直徑為18微米。

本發(fā)明實(shí)施例還提供一種封裝裝置，所述裝置包括：

識(shí)別模塊，用于識(shí)別主芯片DIE中的雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDR的每個(gè)第一引腳對(duì)應(yīng)的第一焊盤(pán)，以及已知合格芯片KGD中的動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM的每個(gè)第二引腳對(duì)應(yīng)的第二焊盤(pán)；

封裝模塊，用于根據(jù)每個(gè)所述第一焊盤(pán)、第二焊盤(pán)以及預(yù)先保存的第一引腳與第二引腳的對(duì)應(yīng)關(guān)系，連接每個(gè)第一焊盤(pán)與對(duì)應(yīng)的第二焊盤(pán)。

進(jìn)一步地，所述封裝模塊，具體用于針對(duì)每個(gè)第一焊盤(pán)，將該第一焊盤(pán)與對(duì)應(yīng)的第二焊盤(pán)進(jìn)行引線鍵合。

進(jìn)一步地，所述引線為鈀銅線。

進(jìn)一步地，所述鈀銅線的直徑為18微米。

本發(fā)明實(shí)施例還提供一種電子設(shè)備，所述電子設(shè)備至少包括處理器和存儲(chǔ)器，所述處理器用于執(zhí)行存儲(chǔ)器中存儲(chǔ)的計(jì)算機(jī)程序時(shí)實(shí)現(xiàn)上述任一的封裝方法的步驟。

本發(fā)明實(shí)施例還提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)上述任一的封裝方法的步驟。