[發(fā)明專利]一種基于FPGA的時鐘同步系統(tǒng)

有效

• 申請?zhí)枺?/td>: 202011452237.5
• 申請日: 2020-12-09
• 公開（公告）號: CN112565554B
• 公開（公告）日: 2022-03-18
• 發(fā)明（設(shè)計）人: 戴朝龍
• 申請（專利權(quán)）人: 威創(chuàng)集團(tuán)股份有限公司
• 主分類號: H04N5/04
• 分類號: H04N5/04;H04N5/268;H04J3/06
• 代理公司: 廣州潤禾知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44446
• 代理人: 林偉斌

一種基于FPGA的時鐘同步系統(tǒng)，涉及視頻處理與大屏顯示領(lǐng)域。用于根據(jù)參考信號實現(xiàn)對時鐘信號的同步，包括FPGA處理模塊、時鐘芯片，外部輸入所述參考信號到所述FPGA處理模塊，同時所述時鐘芯片輸入所述時鐘信號給所述FPGA處理模塊編輯，所述FPGA處理模塊計算所述時鐘信號與所述參考信號的頻率差、相位差，并根據(jù)所述頻率差、所述相位差信息輸出控制信號到所述時鐘芯片，用于實現(xiàn)所述參考信號和所述時鐘信號同步鎖定，最后由所述FPGA處理模塊輸出同步后的時鐘信號；能實時跟蹤外部輸入的低頻率參考時鐘，經(jīng)過FPGA處理能夠使設(shè)備本地時鐘實時跟蹤鎖定外部輸入的參考時鐘，視頻處理設(shè)備同步輸出視頻，顯示端不會存在視頻有快有慢和撕裂現(xiàn)象，使視頻處理設(shè)備應(yīng)用不受限制。

技術(shù)領(lǐng)域

本發(fā)明涉及視頻處理與大屏顯示領(lǐng)域，更具體地，涉及一種基于FPGA的時鐘同步系統(tǒng)。

背景技術(shù)

隨著拼接處理器和混合矩陣技術(shù)的發(fā)展，時鐘同步處理已經(jīng)成了拼接處理器和矩陣切換器的硬性指標(biāo)。

目前市場的處理設(shè)備基本都是基于內(nèi)部時鐘作同步的，采用內(nèi)部時鐘作為處理設(shè)備的參考時鐘實現(xiàn)視頻輸出同步，這種時鐘同步方法的視頻處理設(shè)備應(yīng)用比較局限，時鐘同步處理不靈活，在廣播行業(yè)的應(yīng)用受限。

發(fā)明內(nèi)容

本發(fā)明旨在克服上述現(xiàn)有技術(shù)的不足，提供一種基于FPGA的時鐘同步系統(tǒng)，能實時跟蹤外部輸入的低頻率參考時鐘或參考信號，經(jīng)過FPGA處理能夠使設(shè)備本地時鐘實時跟蹤鎖定外部輸入的參考信號。

本發(fā)明采取的技術(shù)方案是，

一種基于FPGA的時鐘同步系統(tǒng)，用于根據(jù)參考信號實現(xiàn)對時鐘信號的同步，包括FPGA處理模塊、時鐘芯片，外部輸入所述參考信號到所述FPGA處理模塊，同時所述時鐘芯片輸入所述時鐘信號給所述FPGA處理模塊編輯，所述FPGA處理模塊計算所述時鐘信號與所述參考信號的頻率差、相位差，并根據(jù)所述頻率差、所述相位差信息輸出控制信號到所述時鐘芯片，用于實現(xiàn)所述參考信號和所述時鐘信號同步鎖定，最后由所述FPGA處理模塊輸出同步后的時鐘信號。

本方案只需要簡單的外圍電路和芯片與FPGA配合即可實現(xiàn)外部時鐘同步功能，外部參考時鐘輸入?yún)⒖夹盘朏ref給FPGA，可編程VCXO時鐘芯片產(chǎn)生的可變中心時鐘信號輸出給FPGA作處理，F(xiàn)PGA控制可編程VCXO時鐘芯片，能實時跟蹤外部輸入的低頻率參考時鐘，經(jīng)過FPGA處理能夠使設(shè)備本地時鐘實時跟蹤鎖定外部輸入的參考時鐘，視頻處理設(shè)備同步輸出視頻，顯示端不會存在視頻有快有慢和撕裂現(xiàn)象，使視頻處理設(shè)備應(yīng)用不受限制，廣泛應(yīng)用在視頻處理與大屏顯示行業(yè)。

優(yōu)選的，所述FPGA模塊包括鑒頻相器模塊，所述鑒頻相器模塊用于計算所述時鐘信號與輸入的參考信號之間的頻率差和相位差。

優(yōu)選的，所述鑒頻相器模塊在單位時間內(nèi)用所述時鐘信號F去計數(shù)累加輸入的參考信號Fref，并將所述參數(shù)信號Fref的上升沿把累加的值取出來，同一個單位時間內(nèi)的前后兩個計數(shù)值相減得出差值T0、T1、T2…Tn，所述鑒頻相器模塊包括所述參考值Tref，Tref＝F/Fref，最后得出所述時鐘信號的頻率差值信息：ΔTn＝Tn-Tref，根據(jù)所述頻率差值信息ΔTn將所述時鐘信號分頻成所述參考信號的頻率。

優(yōu)選的，所述FPGA模塊還包括差值計算判斷模塊，用于計算判斷需要調(diào)節(jié)的頻率差值信息、相位差值信息與計算累積誤差，所述累積誤差ΔTc＝ΔT0+ΔT1+…+ΔTn。

優(yōu)選的，所述FPGA模塊包括步進(jìn)調(diào)節(jié)控制模塊，用于根據(jù)所述差值計算判斷模塊給過來的調(diào)節(jié)控制信息，生成相應(yīng)的控制信號。

優(yōu)選的，所述差值判斷模塊在：

當(dāng)ΔTc0或ΔTc0時，則分別給到步進(jìn)調(diào)節(jié)控制模塊作出相應(yīng)的調(diào)節(jié)，生成控制信號；

當(dāng)ΔTc等于0時，所述差值判斷模塊不生成控制信息。