[發明專利]薄膜晶體管陣列基板及其制造方法、顯示面板和顯示裝置

在審

• 申請號: 202011434580.7
• 申請日: 2020-12-10
• 公開（公告）號: CN112563141A
• 公開（公告）日: 2021-03-26
• 發明（設計）人: 劉聰
• 申請（專利權）人: 武漢天馬微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/786;H01L29/10
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 段月欣

1.一種薄膜晶體管陣列基板的制造方法，其特征在于，包括以下步驟：

提供半導體半成品，所述半導體半成品包括襯底和層疊設置于所述襯底上的硅基薄膜層和絕緣層，所述硅基薄膜層和所述絕緣層之間具有界面；

對所述硅基薄膜層的溝道區進行雜質離子摻雜，形成溝道摻雜區，并且使得雜質離子與所述界面中的懸掛鍵結合。

2.根據權利要求1所述的制造方法，其特征在于，所述提供半導體半成品的步驟中，所述絕緣層包括在所述硅基薄膜層朝向所述襯底的表面側的第一絕緣層，所述界面包括所述硅基薄膜層與所述第一絕緣層之間的第一界面；

所述對所述硅基薄膜層的溝道區進行雜質離子摻雜包括：

對所述溝道區進行第一次雜質離子摻雜，使得雜質離子與所述第一界面中的懸掛鍵結合；

在所述硅基薄膜層背離所述襯底的表面側形成第二絕緣層，所述界面還包括所述硅基薄膜層與所述第二絕緣層之間的第二界面；

對所述溝道區進行第二次雜質離子摻雜，使得雜質離子與所述第二界面中的懸掛鍵結合。

3.根據權利要求1所述的制造方法，其特征在于，所述提供半導體半成品的步驟中，所述絕緣層包括在所述硅基薄膜層朝向所述襯底的表面側的第一絕緣層、和在所述硅基薄膜層背離所述襯底的表面側的第二絕緣層，所述界面包括所述硅基薄膜層與所述第一絕緣層之間的第一界面、和所述硅基薄膜層與所述第二絕緣層之間的第二界面；

所述對所述硅基薄膜層的溝道區進行雜質離子摻雜包括：

對所述溝道區進行第一次雜質離子摻雜，使得雜質離子與所述第一界面中的懸掛鍵結合；

對所述溝道區進行第二次雜質離子摻雜，使得雜質離子與所述第二界面中的懸掛鍵結合。

4.根據權利要求1-3任一項所述的制造方法，其特征在于，所述對所述硅基薄膜層的溝道區進行雜質離子摻雜步驟中，所述雜質離子的摻雜劑量滿足能飽和所述界面中的懸掛鍵。

5.根據權利要求2或3所述的制造方法，其特征在于，所述雜質離子的摻雜采用離子注入工藝，其中，

所述第一次雜質離子摻雜中的注入能量滿足使所述硅基薄膜層的厚度T與靶向深度T1之差ΔT為0nm～5nm；和/或，

所述第二次雜質離子摻雜中的注入能量滿足使靶向深度T2為0nm～5nm。

6.根據權利要求5所述的制造方法，其特征在于，ΔT為1nm～2nm；T2為1nm～2nm。

7.根據權利要求2所述的制造方法，其特征在于，所述硅基薄膜層的厚度為30nm～50nm，所述第一次雜質離子摻雜的注入能量為10KeV～12KeV；

所述第二絕緣層的厚度為120nm～200nm，所述第二次雜質離子摻雜的注入能量為38KeV～40KeV。

8.根據權利要求3所述的制造方法，其特征在于，所述硅基薄膜層的厚度為30nm～50nm，所述第二絕緣層的厚度為120nm～200nm，所述第一次雜質離子摻雜的注入能量為48KeV～50KeV，所述第二次雜質離子摻雜的注入能量為38KeV～40KeV。

9.一種薄膜晶體管陣列基板，其特征在于，包括襯底和層疊設置于所述襯底上的硅基半導體層、柵極層和源漏極層，且所述半導體層、柵極層和源漏極層均通過絕緣層絕緣設置，其中，

所述半導體層包括源極摻雜區、漏極摻雜區和位于所述源極摻雜區和漏極摻雜區之間的溝道摻雜區，所述絕緣層包括在所述層疊的方向上分設于所述半導體層相對的兩個表面側的第一絕緣層和第二絕緣層，所述半導體層與所述第一絕緣層和所述第二絕緣層之間分別具有界面，所述界面包含與懸掛鍵結合的雜質離子；

所述柵極層包括柵極，所述柵極與所述溝道摻雜區對應設置；

所述源漏極層包括相間隔設置的源極和漏極，所述源極與所述源極摻雜區電連接，所述漏極與所述漏極摻雜區電連接。

10.根據權利要求9所述的薄膜晶體管陣列基板，其特征在于，所述界面中的雜質離子的量滿足能飽和所述界面中的懸掛鍵。