[發明專利]一種數字邏輯電路及電子設備

在審

• 申請號: 202011401694.1
• 申請日: 2020-12-03
• 公開（公告）號: CN112653445A
• 公開（公告）日: 2021-04-13
• 發明（設計）人: 文湘鄂;徐輝;東健慧;王世超;張磊;劉洋;束文韜;宋磊;賈惠柱
• 申請（專利權）人: 北京博雅慧視智能技術研究院有限公司
• 主分類號: H03K19/094
• 分類號: H03K19/094;G06F30/30
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 劉廣達

本申請公開了一種數字邏輯電路及電子設備，其中數字邏輯電路包括：多個電路模塊、選通模塊、以及多個電路模塊分時使用的共享單元；所述共享單元分別與所述選通模塊和多個所述電路模塊連接。選通模塊根據每個電路模塊的多種功能信號，選通相應的電路模塊使用共享單元。相較于現有技術，本申請中無需使用多路選通器的方式來分時復用共享單元，可以去除多路選通器對應的選通邏輯電路，從而簡化了電路設計，同時，如果有時鐘信號，還可以去除時鐘線上的毛刺。

技術領域

本申請屬于電路設計技術領域，尤其涉及一種數字邏輯電路及電子設備。

背景技術

數字邏輯電路設計中為了節省資源，有時候會多個電路模塊共享一塊RAM(RandomAccess Memory，隨機存取存儲器)或功能單元。如圖1所示，傳統的共享方式是在共享單元100的輸入信號(信號/時鐘)上加MUX(multiplexer，多路選通器)20以保證任意時刻只有一個電路模塊驅動著該共享單元10的輸入，同時該共享單元100的輸出信號驅動所有電路模塊的相關輸入，因為每個電路模塊都可以選擇在自己不工作的時候忽略掉某些輸入信號，這種驅動的方式一般不存在問題。

圖1中的SEL就是傳統設計中的多路選通線，圖中，后綴_a代表a電路模塊的信號，_b代表b電路模塊的信號，比如A_a：a模塊的地址總線；D_a：a模塊的數據總線；CE_a：a模塊的使能(高有效)；WE_a：a模塊的寫使能(高有效)；CLK_a:a模塊的時鐘；Q_a/Q_b:這組信號是共享單元10的輸出，它同時接到a電路模塊和b電路模塊。

如果a模塊在使用這塊共享單元10，那么必須有一個邏輯設計驅動SEL選通A_a/D_a/CE_a/WE_a/CLK_a，如果b模塊想要用這塊共享單元10，那么這個邏輯設計必須驅動SEL選通A_b/D_b/CE_b/WE_b/CLK_b。因而這個邏輯設計必須隨時了解當前a模塊的狀態和b模塊的狀態。

然而這種共享方式帶來的挑戰有兩種，第一是必須存在一個顯示的選通控制線及其伴隨的邏輯控制電路，第二是時鐘線上使用MUX往往會帶來時鐘毛刺，此時需要額外的方法(比如門控時鐘)來去除時鐘毛刺。

發明內容

有鑒于此，本申請實施例提供了一種數字邏輯電路及電子設備，以克服現有技術中存在的問題。

本申請第一方面實施例提供一種數字邏輯電路，包括：

多個電路模塊、選通模塊、以及多個所述電路模塊分時使用的共享單元；所述共享單元分別與所述選通模塊和多個所述電路模塊連接；

所述選通模塊包括多個選通單元，每個選通單元包括多個輸入端和一個輸出端；所述共享單元包括多個輸入端和一個輸出端；多個選通單元的輸出端與共享單元的多個輸入端一一對應連接；

每個電路模塊對應多種功能信號；選通單元的每個輸入端對應接入各個電路模塊的同一種功能信號；所述共享單元的輸出端與各個所述電路模塊的輸入端連接；

所述選通模塊根據每個電路模塊的所述多種功能信號，選通相應的電路模塊使用共享單元。

根據本申請的一些實施方式中，所述共享單元的多個輸入端均為高有效，所述選通單元為或門邏輯單元。

根據本申請的一些實施方式中，所述共享單元的多個輸入端均為低有效，所述選通單元為與門邏輯單元。

根據本申請的一些實施方式中，每個電路模塊對應多種功能信號包括：地址總線信號、數據總線信號、控制使能信號、寫使能信號和時鐘信號。

根據本申請的一些實施方式中，所述共享單元為內存單元或者可分時復用的算術單元。

本申請第二方面實施例提供一種電子設備，包括如第一方面中所述的數字邏輯電路。