[發明專利]時鐘占空比校準電路及方法、正交相位校準電路及方法

有效

• 申請號: 202011352912.7
• 申請日: 2020-11-26
• 公開（公告）號: CN112383290B
• 公開（公告）日: 2023-10-13
• 發明（設計）人: 張文通;萬前方
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 北京市廣友專利事務所有限責任公司 11237
• 代理人: 張仲波

本發明的實施例公開了一種時鐘占空比校準電路及方法、正交相位校準電路及方法，涉及集成電路技術領域，能夠節省芯片面積，且不會增加電路設計的復雜度。所述時鐘占空比校準電路用于對差分時鐘信號進行校準，包括開關切換電路、時間數字轉換器和數字狀態機，差分時鐘信號中的第一時鐘信號經第一脈沖寬度調節電路連接開關切換電路的一個輸入端，差分時鐘信號中的第二時鐘信號經第二脈沖寬度調節電路連接開關切換電路的另一個輸入端；開關切換電路的輸出端經時間數字轉換器連接數字狀態機的輸入端，數字狀態機的輸出端連接第一至第二脈沖寬度調節電路的控制端。本發明適用于節省芯片面積的場合。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種時鐘占空比校準電路及方法、正交相位校準電路及方法。

背景技術

時鐘在芯片的信號處理中有著不可替代的作用，時鐘的品質是決定芯片性能和穩定性的重要因素之一。隨著芯片系統復雜度和時鐘頻率的提高，時鐘占空比校準電路(Duty-Cycle Corrector，DCC)的作用也顯得愈發重要。在一個時鐘周期中，高電平相對于一個時鐘周期所占的比例，稱之為占空比，一個理想時鐘的占空比為50％，實際電路設計中，由于存在各種非理性因素，會導致占空比失真，偏離50％的比例，DCC是一種能夠將失真的占空比重新校準為50％的電路。在諸如高速數字接口(Serdes)、無線收發機(WirelessTransceiver)、模擬數字轉換器(Analog-to-digital converter，ADC)等電路系統中，都有時鐘占空比校準電路的需求。

圖1為現有技術中一種典型結構的時鐘占空比校準電路。CKP、CKN是待校準的輸入時鐘(差分時鐘信號)，分別經過反相器A和低通濾波器R1-C1、以及反相器B和低通濾波器R2-C2之后，得到直流電壓V_outp、V_outn，通過比較器來比較出V_outp和V_outn的電平高低，比較器的輸出結果送給一個數字狀態機(Finite State Machine，FSM)，數字狀態機控制反相器A和反相器B的驅動能力來改變輸出的時鐘占空比。

圖2為圖1所示電路在不同時鐘占空比下的電路狀態示意圖。當輸入的時鐘CKP、CKN為50％的占空比時，如圖2中(a)所示，經過濾波器輸出的直流電壓V_outp＝V_outn＝Vdd/2，此時比較器的輸出就會在高電平和低電平之間來回切換，數字狀態機的輸出不做任何改變，即可維持50％的時鐘占空比輸出。

如圖2中(b)所示，當輸入的時鐘CKP、CKN為大于50％的占空比時，經過濾波器輸出的直流電壓V_outp＜V_outn，比較器的輸出為低電平，那么數字狀態機會根據比較器的輸出，減弱反相器A下拉的驅動能力，減弱反相器B上拉的驅動能力，從而調整占空比，直到V_outp和V_outn的電平接近相等。如圖2中(d)所示，當V_outp和V_outn的電平接近相等時，即可認為占空比已經校正回50％。

如圖2中(c)所示，當輸入的時鐘CKP、CKN為小于50％的占空比時，經過濾波器輸出的直流電壓V_outp＞V_outn，比較器的輸出為高電平，那么數字狀態機會根據比較器的輸出，減弱反相器A上拉的驅動能力，減弱反相器B下拉的驅動能力，直到V_outp和V_outn的電平接近相等。

發明人在研究過程中發現，現有的時鐘占空比校準技術存在以下問題：

(1)如圖1所示，需要通過低通濾波器來獲取到一個直流電平，即需要低通濾波器的極點頻率比較低，才能得到一個比較平滑的直流電平V_outp和V_outn，否則V_outp和V_outn就會存在比較大的電壓紋波，使得校準不準確。因為低通濾波器所需的極點頻率比較低，那么就需要比較大的電阻R1、R2或者比較大的電容C1、C2，這就會浪費比較大的芯片面積；

(2)現有的時鐘占空比校準技術中有用到比較器電路，通常比較器電路都存在著失調的問題，如果需要得到較為準確的校準結果，那么必須先對比較器進行校準，這就需要引入額外的電路設計，增加了電路設計的復雜度。

發明內容