[發明專利]一種維持電壓可調的SOI工藝可控硅靜電放電保護結構

在審

• 申請號: 202011349209.0
• 申請日: 2020-11-26
• 公開（公告）號: CN112466937A
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 李曉靜;曾傳濱;高林春;閆薇薇;倪濤;單梁;王玉娟;李多力;羅家俊;韓鄭生
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/74
• 分類號: H01L29/74;H01L29/06;H01L27/02
• 代理公司: 北京華沛德權律師事務所 11302
• 代理人: 房德權

本發明涉及可控硅靜電保護技術領域，具體涉及一種維持電壓可調的SOI工藝可控硅靜電放電保護結構。包括：疊放設置的多晶硅、N型阱區、P型阱區、硅膜層、埋氧層和硅襯底層；硅膜層中沿左右方向相鄰設置有N型阱區和P型阱區；N型阱區的頂部和P型阱區的頂部均接觸多晶硅的底部；N型阱區的上部從左到右依次設置有第一N型重摻雜區、第一P型重摻雜區和超淺溝槽隔離區；P型阱區的上部從左到右依次設置有第二N型重摻雜區和第二P型重摻雜區。本發明在N型阱區上方設置了超淺溝槽隔離區，利用超淺溝槽隔離區的絕緣能力，增加了SCR中正極到負極路徑上的等效電阻，實現提高SCR的維持電壓的目的，并且有效降低了SCR的漏電風險。

技術領域

本發明涉及可控硅靜電保護技術領域，具體涉及一種維持電壓可調的SOI工藝可控硅靜電放電保護結構。

背景技術

靜電在自然界時刻都存在，當芯片的外部環境或者芯片內部累積的靜電荷，通過芯片的管腳流入或流出芯片內部時，瞬間產生的電流(峰值可達數安培)或電壓，損壞集成電路，使芯片功能失效。有效的ESD(Electron Static Discharge，靜電放電)使防護器件能在靜電事件中快速開啟并泄放安培級別電流，同時箍位端口或者電源/地之間的電壓至核心電路擊穿電壓以下，達到保護核心電路不受靜電損傷的目的，而在電路正常工作時，ESD防護器件必須處于關閉狀態，不影響電路的功能。

隨著半導體行業的發展，SOI(Silicon-On-Insulator，硅技術)工藝越來越成熟，SOI器件被廣泛應用在各領域。由于SOI工藝自身固有限制，SOI靜電保護一直是SOI器件生產應用中不可忽視的重要部分。隨著關鍵尺寸的減小，核心電路能工作電壓越來越小，直到0.18μm 3.3V工藝，NMOS器件還適用于ESD防護設計，但進入0.18μm 1.8V或者0.13μm甚至納米級工藝后，NMOS器件的開啟電壓特性已經不能滿足ESD防護設計需求了。

為了獲得足夠低的開啟電壓器件，目前大量使用SCR(Silicon ControlledRectifier，可控硅器件)可控硅結構對集成電路進行靜電保護。SCR的開啟電壓決定于N阱和P阱之間的PN結的擊穿電壓，一旦NPN或者PNP兩個管子中一個開啟，NPN和PNP管的正反饋機制即可提供閂鎖的維持電流，從而使SCR工作在一個較低的維持電壓下，正反饋機制引發的閂鎖效應使SCR具有良好的抗靜電能力，但也將SCR的維持電壓箍定在一個比較低的電壓值。因此，可控硅SCR是理想的靜電保護器件，但由于其自身的特點，器件仍然具有高開啟電壓、低維持電壓等不盡完美之處。

因此，如何降低SCR的漏電風險，是目前亟需解決的技術問題。

發明內容

本發明的目的是提供一種維持電壓可調的SOI工藝可控硅靜電放電保護結構，以降低SCR的漏電風險。

為實現上述目的，本發明實施例提供了一種維持電壓可調的SOI工藝可控硅靜電放電保護結構，包括：疊放設置的多晶硅、硅膜層、埋氧層和硅襯底層；

所述硅膜層中并排設置有N型阱區和P型阱區；

所述N型阱區中的上部并排設置有第一N型重摻雜區、第一P型重摻雜區和超淺溝槽隔離區，以在所述N型阱區中靠近所述P型阱區的一角形成第一空白摻雜區；

所述P型阱區中的上部并排設置有第二N型重摻雜區和第二P型重摻雜區，以在所述P型阱區中靠近所述N型阱區的一角形成第二空白摻雜區；

所述多晶硅覆蓋所述第一空白摻雜區的頂部端面和所述第二空白摻雜區的頂部端面。

在一種可能的實施例中，所述N型阱區的厚度和所述P型阱區的厚度均不超過所述硅膜層的厚度。

在一種可能的實施例中，所述第一N型重摻雜區和所述第一P型重摻雜區相鄰設置或間隔設置。

在一種可能的實施例中，所述超淺溝槽隔離區和所述第一P型重摻雜區相鄰設置或間隔設置。