[發(fā)明專利]基于電容的補(bǔ)償電路

有效

• 申請?zhí)枺?/td>: 202011318447.5
• 申請日: 2020-11-23
• 公開（公告）號: CN113314164B
• 公開（公告）日: 2022-06-03
• 發(fā)明（設(shè)計(jì)）人: B·J·拉德納;D·B·彭妮
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G11C7/24
• 分類號: G11C7/24;G11C7/22
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

本申請案涉及一種基于電容的補(bǔ)償電路。系統(tǒng)和方法可涉及接收計(jì)時(shí)信號的第一轉(zhuǎn)變的電路。所述電路還可響應(yīng)于所述計(jì)時(shí)信號的所述第一轉(zhuǎn)變而啟用特征在于電容的補(bǔ)償電路，且可接收所述計(jì)時(shí)信號的后續(xù)轉(zhuǎn)變。所述電路還可在啟用所述補(bǔ)償電路之后，將所述電容施加到所述計(jì)時(shí)信號的所述后續(xù)轉(zhuǎn)變，以產(chǎn)生特征在于相對于所述計(jì)時(shí)信號的工作循環(huán)經(jīng)調(diào)整的工作循環(huán)的經(jīng)補(bǔ)償計(jì)時(shí)信號。

技術(shù)領(lǐng)域

本公開大體上涉及存儲(chǔ)器裝置，且明確地說，涉及一種基于電容的補(bǔ)償電路。

背景技術(shù)

本部分旨在向讀者介紹可能與以下描述和/或要求保護(hù)的本技術(shù)的各個(gè)方面相關(guān)的本技術(shù)的各個(gè)方面。相信此論述有助于向讀者提供背景信息以便于更好地理解本公開的各個(gè)方面。因此，應(yīng)理解，應(yīng)鑒于此來閱讀這些陳述，而不是作為對現(xiàn)有技術(shù)的認(rèn)可。

一般來說，計(jì)算系統(tǒng)包含處理電路，例如一或多個(gè)處理器或其它合適的組件；以及存儲(chǔ)器裝置，例如芯片或集成電路。一或多個(gè)存儲(chǔ)器裝置可在存儲(chǔ)器模塊上使用，例如雙列直插式存儲(chǔ)器模塊(DIMM)，以存儲(chǔ)處理電路可存取的數(shù)據(jù)。舉例來說，基于到計(jì)算系統(tǒng)的用戶輸入，處理電路可請求存儲(chǔ)器模塊檢索對應(yīng)于來自其存儲(chǔ)器裝置的用戶輸入的數(shù)據(jù)。在一些例子中，檢索到的數(shù)據(jù)可包含固件，或可由處理電路執(zhí)行以實(shí)施操作的指令，和/或可包含將用作所述操作的輸入的數(shù)據(jù)。另外，在一些情況下，從所述操作輸出的數(shù)據(jù)可存儲(chǔ)在存儲(chǔ)器中，例如使得后續(xù)能夠從所述存儲(chǔ)器檢索所述數(shù)據(jù)。

存儲(chǔ)器裝置的操作速率，包含存儲(chǔ)器裝置的數(shù)據(jù)速率已經(jīng)隨時(shí)間增加。隨著存儲(chǔ)器裝置的速度增加，出現(xiàn)數(shù)據(jù)錯(cuò)誤的可能性可增加，因?yàn)閷?shù)據(jù)信號進(jìn)行計(jì)時(shí)的持續(xù)時(shí)間減少。此外，符號間干擾(ISI)可另外或替代地將挑戰(zhàn)引入到存儲(chǔ)器裝置操作。ISI可為影響存儲(chǔ)器裝置的數(shù)據(jù)時(shí)鐘信號(DQS信號)的噪聲的分量，且因此可改變DQS信號的發(fā)射模式。舉例來說，ISI可調(diào)整DQS信號在邏輯高與邏輯低之間的第一轉(zhuǎn)變的持續(xù)時(shí)間，使得第一轉(zhuǎn)變的持續(xù)時(shí)間可不同于后續(xù)轉(zhuǎn)變的持續(xù)時(shí)間。隨著許多計(jì)時(shí)循環(huán)過去，此差異本身可校正一些。然而，即使一個(gè)計(jì)時(shí)循環(huán)對去往或來自存儲(chǔ)器裝置的數(shù)據(jù)進(jìn)行錯(cuò)誤計(jì)時(shí)也能導(dǎo)致數(shù)據(jù)錯(cuò)誤。因此，可需要更高效的方式來補(bǔ)償更改DQS信號的ISI。

發(fā)明內(nèi)容

根據(jù)本申請案的一方面，提供一種裝置。所述裝置包括：補(bǔ)償電路，其特征在于施加到計(jì)時(shí)信號以產(chǎn)生經(jīng)補(bǔ)償?shù)挠?jì)時(shí)信號的電容；以及第一邏輯電路，其經(jīng)配置以：從外部處理器接收所述計(jì)時(shí)信號的第一轉(zhuǎn)變，其中所述計(jì)時(shí)信號包括所述第一轉(zhuǎn)變以及邏輯低閾值電壓與邏輯高閾值電壓之間的后續(xù)轉(zhuǎn)變；以及響應(yīng)于接收到所述第一轉(zhuǎn)變而將啟用信號輸出到所述補(bǔ)償電路，其中所述補(bǔ)償電路經(jīng)配置以在所述計(jì)時(shí)信號的所述第一轉(zhuǎn)變之后，響應(yīng)于接收到所述啟用信號而將所述電容施加到所述計(jì)時(shí)信號的所述后續(xù)轉(zhuǎn)變，以產(chǎn)生所述經(jīng)補(bǔ)償?shù)挠?jì)時(shí)信號。

根據(jù)本申請案的另一方面，提供一種方法。所述方法包括：接收計(jì)時(shí)信號的第一轉(zhuǎn)變；響應(yīng)于所述計(jì)時(shí)信號的所述第一轉(zhuǎn)變，啟用特征在于電容的補(bǔ)償電路；接收所述計(jì)時(shí)信號的后續(xù)轉(zhuǎn)變；以及在啟用所述補(bǔ)償電路之后，將所述電容施加到所述計(jì)時(shí)信號的所述后續(xù)轉(zhuǎn)變，以產(chǎn)生特征在于相對于所述計(jì)時(shí)信號的工作循環(huán)經(jīng)調(diào)整的工作循環(huán)的經(jīng)補(bǔ)償計(jì)時(shí)信號。

根據(jù)本申請案的又一方面，提供一種裝置。所述裝置包括：輸入緩沖器，其經(jīng)配置以從控制電路接收計(jì)時(shí)信號，其包括第一持續(xù)時(shí)間的第一轉(zhuǎn)變和第二持續(xù)時(shí)間的第二轉(zhuǎn)變，其中所述輸入緩沖器經(jīng)配置以增加所述計(jì)時(shí)信號的振幅；啟用電路，其經(jīng)配置以響應(yīng)于所述計(jì)時(shí)信號的所述第一轉(zhuǎn)變而產(chǎn)生啟用信號；以及第一補(bǔ)償電路，其經(jīng)配置以：從所述啟用電路接收所述啟用信號；將所述計(jì)時(shí)信號的所述第二轉(zhuǎn)變從所述第二持續(xù)時(shí)間調(diào)整為所述第一持續(xù)時(shí)間；以及產(chǎn)生第一經(jīng)補(bǔ)償?shù)挠?jì)時(shí)信號，其包括所述第一持續(xù)時(shí)間的所述第一轉(zhuǎn)變和所述第一持續(xù)時(shí)間的所述第二轉(zhuǎn)變，其中所述第一經(jīng)補(bǔ)償?shù)臅r(shí)鐘信號經(jīng)配置以用于與存儲(chǔ)數(shù)據(jù)或從存儲(chǔ)器讀取所述數(shù)據(jù)相關(guān)聯(lián)的存儲(chǔ)器操作中。

附圖說明

在閱讀以下詳細(xì)描述并且參考附圖之后可更好地理解本公開的各個(gè)方面，在附圖中：

圖1是示出根據(jù)本公開的實(shí)施例的存儲(chǔ)器裝置的某些特征的簡化框圖；