[發(fā)明專利]一種基于預(yù)充電邏輯與掩碼技術(shù)的功耗恒定性門電路單元

在審

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• 申請日: 2020-11-18
• 公開（公告）號: CN112491410A
• 公開（公告）日: 2021-03-12
• 發(fā)明（設(shè)計）人: 姚茂群;李聰輝
• 申請（專利權(quán)）人: 杭州師范大學(xué)
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 杭州浙科專利事務(wù)所(普通合伙) 33213
• 代理人: 孫孟輝

1.一種基于預(yù)充電邏輯與掩碼技術(shù)的功耗恒定性門電路單元，由兩個單軌掩碼型預(yù)充電門電路單元組成，其特征在于，所述單軌掩碼型預(yù)充電門電路單元為：單軌掩碼型或門邏輯單元或單軌掩碼型或非門邏輯單元；所述組成方式為：由單軌掩碼型或門邏輯單元與單軌掩碼型或非門電流型邏輯單元組成為雙軌掩碼型或門邏輯單元。

2.如權(quán)利要求1所述的一種基于預(yù)充電邏輯與掩碼技術(shù)的功耗恒定性門電路單元，其特征在于，所述單軌掩碼型或門邏輯單元，由反相器、PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12和NMOS管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14組成，設(shè)有輸入端信號為a、b、m、輸出端信號為q；所述PMOS管P1的漏極與反相器的輸入端相連，P1的柵極連接輸入信號P1的源極與P2的漏極相連，P2的柵極連接輸入信號a，P2的源極與電源V_dd相連；PMOS管P3的漏極與反相器的輸入端相連，P3的柵極連接輸入信號a，P3的源極與P4的漏極相連，P4的柵極連接輸入信號P4的源極與電源V_dd相連；PMOS管P5的漏極與反相器的輸入端相連，P5的柵極連接輸入信號b，P5的源極與P6的漏極相連，P6的柵極連接輸入信號P6的源極與電源V_dd相連；PMOS管P7的漏極與反相器的輸入端相連，P7的柵極連接輸入信號P7的源極與P8的漏極相連，P8的柵極與輸入信號b相連，P8的源極與電源V_dd相連；PMOS管P9的漏極與反相器的輸入端相連，P9的柵極連接輸入信號m，P9的源極與P10的漏極相連，P10的柵極連接輸入信號P10的源極與電源V_dd相連；PMOS管P11的漏極與反相器的輸入端相連，P11的柵極與輸入信號相連，P11的源極與P12的漏極相連，P12的柵極與輸入信號m相連，P12的源極與電源V_dd相連；NMOS管N1的漏極與輸入信號相連，N1的柵極與輸入信號相連，N1的源極與N5的漏極相連；NMOS管N2的漏極與輸入信號相連，N2的柵極與輸入信號a相連，N2的源極與N5的漏極相連；NMOS管N5的柵極與輸入信號b相連，源極與N7的漏極相連；NMOS管N3的漏極與輸入信號相連，N3的柵極與輸入信號相連，N3的源極與N6的漏極相連；NMOS管N4的漏極與輸入信號相連，N4的柵極與輸入信號a相連，N4的源極與N6的漏極相連；NMOS管N6的柵極與輸入信號相連，源極與N7的漏極相連；NMOS管N7的柵極連接輸入信號源極與反相器的輸入端相連；NMOS管N8的漏極與輸入信號b相連，N8的柵極與輸入信號相連，N8的源極與N12的漏極相連；NMOS管N9的漏極與輸入信號b相連，N9的柵極與輸入信號a相連，N9的源極與N12的漏極相連；NMOS管N12的柵極與輸入信號b相連，源極與N14的漏極相連；NMOS管N10的漏極與輸入信號a相連，N10的柵極與輸入信號相連，N10的源極與N13的漏極相連；NMOS管N11的漏極與輸入信號a相連，N11的柵極與輸入信號a相連，N11的源極與N13的漏極相連；NMOS管N13的柵極與輸入信號相連，源極與N14的漏極相連，NMOS管N14的柵極連接輸入信號m，源極與反相器的輸入端相連；反相器的輸出為電路的輸出信號q。

3.如權(quán)利要求2所述的一種基于預(yù)充電邏輯與掩碼技術(shù)的功耗恒定性門電路單元，其特征在于，所述單軌掩碼型或門邏輯單元的一個時鐘周期分為預(yù)充電和求值階段，當電路進入預(yù)充電階段時，所有的輸入信號都被置為低電平0，此時電路的輸出也為預(yù)充電低電平0信號；當電路進入求值階段時，輸入信號掩碼值m＝0時，輸出信號q為未掩碼值的正邏輯輸出，輸入信號掩碼值m＝1時，輸出信號q為未掩碼值的負邏輯輸出，所述輸入信號掩碼值m為隨機產(chǎn)生，從而使得輸出信號q產(chǎn)生隨機翻轉(zhuǎn)。