[發(fā)明專利]一種半導體器件的制造方法

有效

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• 申請日: 2020-11-11
• 公開（公告）號: CN112071751B
• 公開（公告）日: 2021-02-19
• 發(fā)明（設計）人: 陽清;崔助鳳;金起凖
• 申請（專利權）人: 晶芯成（北京）科技有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 朱艷

本發(fā)明公開了一種半導體器件的制造方法，至少包括步驟：提供一半導體襯底，所述半導體襯底包括第一半導體有源區(qū)；形成一多晶硅層于所述半導體襯底上，所述多晶硅層上定義有柵極圖形；形成圖案化的光阻層于所述多晶硅層上，所述圖案化的光阻層覆蓋所述第一半導體有源區(qū)與所述柵極圖形重疊的區(qū)域；以所述圖案化的光阻層為掩膜，對所述多晶硅層注入離子；去除所述圖案化的光阻層，對所述多晶硅層進行退火；蝕刻所述多晶硅層，以形成柵極。通過本發(fā)明提供的一種半導體器件的制造方法，可提高所述半導體器件的柵極性能。

技術領域

本發(fā)明屬于半導體技術領域，特別涉及一種半導體器件的制造方法。

背景技術

隨著半導體制造技術的飛速發(fā)展，半導體器件為了達到更快的運算速度、更大的數據存儲量以及更多的功能，集成電路芯片朝向更高的元件密度、高集成度方向發(fā)展。在半導體器件的發(fā)展過程中，柵極的質量直接影響著晶體管的性能及半導體器件的質量。在現有的半導體器件制造過程中，直接對多晶硅層注入一定預定深度的離子降低半導體器件的閾值電壓，提高半導體器件的性能，但是現有工藝中，在對多晶硅層預摻雜的過程中，導致多晶硅層中的晶粒增長，進而產生溝道效應，導致柵極漏電，損壞半導體器件的質量。

發(fā)明內容

本發(fā)明的目的在于提供一種半導體器件的制造方法，通過本發(fā)明提供的一種半導體器件的制造方法，提高柵極質量以提高所述半導體器件的質量。

為解決上述技術問題，本發(fā)明是通過以下技術方案實現的：

本發(fā)明提供一種半導體器件的制造方法，其至少包括：

提供一半導體襯底，所述半導體襯底包括第一半導體有源區(qū)；

形成一多晶硅層于所述半導體襯底上，并在所述多晶硅層上定義柵極圖形；

形成圖案化的光阻層于所述多晶硅層上，所述圖案化的光阻層覆蓋所述第一半導體有源區(qū)與所述柵極圖形重疊的區(qū)域；

以所述圖案化的光阻層為掩膜，對所述多晶硅層注入預定深度的離子；

去除所述圖案的化光阻層，對所述多晶硅層進行退火；

根據所述柵極圖形蝕刻所述多晶硅層，以形成柵極。

在本發(fā)明一實施例中，所述半導體襯底還包括第二半導體有源區(qū)，且所述第二半導體有源區(qū)和所述第一半導體有源區(qū)為不同類型的有源區(qū)。

在本發(fā)明一實施例中，所述半導體襯底還包括第一溝槽隔離結構，所述第一溝槽隔離結構位于所述第一半導體有源區(qū)相對于所述第二半導體有源區(qū)的另一側。

在本發(fā)明一實施例中，所述半導體襯底還包括第二溝槽隔離結構，所述第二溝槽隔離結構位于所述第一半導體有源區(qū)和所述第二半導體有源區(qū)之間。

在本發(fā)明一實施例中，所述半導體襯底還包括第三溝槽隔離結構，所述第三溝槽隔離結構位于所述第二半導體有源區(qū)相對于所述第一半導體有源區(qū)的另一側。

在本發(fā)明一實施例中，所述圖案化的光阻層包括第一光阻層和第二光阻層，所述第一光阻層覆蓋所述第一半導體有源區(qū)與所述柵極圖形重疊的區(qū)域，所述第二光阻層覆蓋所述第二半導體有源區(qū)、所述第三溝槽隔離結構和部分所述第二溝槽隔離結構。

在本發(fā)明一實施例中，在形成所述多晶硅層于所述半導體襯底上之前，還包括在所述半導體襯底上形成一氧化層。

在本發(fā)明一實施例中，在蝕刻所述多晶硅層形成所述柵極之前，還包括在所述多晶硅層上形成第三光阻層和第四光阻層，所述第三光阻層覆蓋第一柵極區(qū)，所述第四光阻層覆蓋第二柵極區(qū)。

在本發(fā)明一實施例中，所述第一柵極區(qū)為所述柵極圖形在所述半導體襯底上的正投影與所述第一半導體有源區(qū)重疊部分正上方的多晶硅層；所述第二柵極區(qū)為所述柵極圖形在所述半導體襯底上的正投影與所述第二半導體有源區(qū)重疊部分正上方的多晶硅層。