[發明專利]三維存儲器及其制備方法

有效

• 申請號: 202011226470.1
• 申請日: 2020-11-04
• 公開（公告）號: CN112466881B
• 公開（公告）日: 2023-09-05
• 發明（設計）人: 張坤;吳林春;周文犀
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H10B43/10
• 分類號: H10B43/10;H10B43/35;H10B43/40;H10B43/27
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 高園園

本發明提供一種三維存儲器及其制備方法，該三維存儲器包括外圍電路芯片，包括半導體襯底以及依次形成于半導體襯底上的外圍電路及互連層，在外圍電路芯片的邊緣區域形成有顯露出半導體襯底的溝槽；依次設置于溝槽及外圍電路及互連層上的底部半導體層、中間半導體層及頂部半導體層，中間半導體層由設置于內部區域的中間層主體部和設置于第一溝槽內的中間層連接部組成；在該溝槽內，底部半導體層、中間半導體層及頂部半導體層與半導體襯底電連接。通過在外圍電路芯片邊緣區域形成溝槽，并利用該溝槽將底部半導體層、半導體犧牲層及頂部半導體層與半導體襯底電連接，可以將陣列蝕刻過程中產生的帶電等離子體通過半導體襯底導走。

技術領域

本發明屬于半導體設計及制造領域，特別是涉及三維存儲器及其制備方法。

背景技術

隨著三維存儲器(3D?NAND)集成程度越來越高，三維存儲器已經從32層發展到64層，甚至更高的層數層數的增加，隨著三維存儲器的層數的增加，氮化硅和氧化物薄膜(Tier?SINOX?Film)的數量會增加，在臺階、溝道孔、柵線縫隙以及接觸孔的蝕刻深度也會增加，在蝕刻過程中會產生很多帶電的等離子體(Plasma)，蝕刻過程中產生的等離子體需要通過基底(Substrate)導走；另外在后道(Backend?of?line，BEOL)工藝中的金屬和通孔(MetalVia)的蝕刻過程中也會產生很多帶電的等離子體，蝕刻過程中產生的等離子體同樣也需要通過基底(Substrate)導走；然而基于核心陣列下層外圍電路(Periphery?UnderCore?Array，PUC)架構中，由于外圍電路芯片的基底與底部多晶硅層、犧牲多晶硅層及頂部多晶硅層之間并不是電連接的關系，這就會使得蝕刻過程中產生的等離子體的電荷不能通過外圍電路芯片的基底導走，電荷的大量堆積會破壞陣列結構，這會使得基于核心陣列下層外圍電路架構變得困難。

另外，在三維存儲器的制備過程中，于半導體襯底上沉積堆疊結構(包括疊置的氮化硅和氧化物薄膜)時，會在半導體襯底與堆疊結構之間引入犧牲多晶硅層，完成柵線縫隙蝕刻后，需要在柵線縫隙里面多次沉積各種保護膜并進行多次蝕刻，然后基于柵線縫隙將該犧牲多晶硅層和被所述犧牲多晶硅層包圍位置的垂直溝道結構的功能側壁(該功能側壁是由氧化硅-氮化硅-氧化硅組成的ONO結構)去除以形成犧牲間隙，最后于該犧牲間隙內形成多晶硅層以實現垂直溝道結構的溝道層的側壁底部引出。在該過程中，由于位于臺階區域的偽溝道孔中填充的是氧化硅，在對核心陣列區域的垂直溝道結構底部的ONO結構移除時，臺階區域的偽溝道孔中氧化硅也會被一起移除，從而使臺階區域的臺階支撐出現問題。

因此，如何提供一種三維存儲器及其制備方法，以解決現有技術上述問題實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種三維存儲器及其制備方法，用于解決現有3D?NAND的制備工藝中，蝕刻形成接觸孔時極易造成柵極層擊穿，從而于所述接觸孔中形成連接柱時，會導致不同柵極層之間短接的技術問題。

為實現上述目的及其他相關目的，本發明提供一種三維存儲器，所述三維存儲器包括：

外圍電路芯片，所述外圍電路芯片包括半導體襯底以及依次形成于所述半導體襯底上的外圍電路及互連層，所述外圍電路芯片包括內部區域以及圍繞所述內部區域的邊緣區域；

第一溝槽，所述第一溝槽形成于所述外圍電路芯片的所述邊緣區域，所述第一溝槽依次貫穿所述外圍電路及互連層后顯露出所述半導體襯底的表面；

底部半導體層，設置于所述外圍電路及互連層的表面及所述第一溝槽的內壁上；

中間半導體層，設置于所述底部半導體層上，所述中間半導體層包括設置于所述內部區域的中間層主體部和設置于所述第一溝槽內的中間層連接部，且所述中間層主體部與所述中間層連接部連接；

頂部半導體層，設置于所述中間半導體層及所述第一溝槽內；