[發明專利]改善寄生溝道效應的NS-FET及其制備方法

有效

• 申請號: 202011167512.9
• 申請日: 2020-10-27
• 公開（公告）號: CN112349590B
• 公開（公告）日: 2022-12-30
• 發明（設計）人: 顧杰;張青竹;張兆浩;殷華湘
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 孫蕾

本公開提供一種改善寄生溝道效應的NS?FET制備方法，包括：操作S1：在襯底上生長外延層并在外延層上制備掩膜；操作S2：對應所述掩膜刻蝕整個外延層形成溝道部，刻蝕部分襯底形成窄鰭條；操作S3：在所述窄鰭條兩側臺面區填充隔離材料形成隔離區；操作S4：去除掩膜，制作柵極并在溝道部方向的柵極兩側制備側墻和源漏，完成改善寄生溝道效應的NS?FET的器件制備。本公開同時還提供一種改善寄生溝道效應的NS?FET。

技術領域

本公開涉及半導體技術領域，尤其涉及一種改善寄生溝道效應的 NS-FET及其制備方法。

背景技術

隨著科技的發展，未來CMOS集成電路微縮將持續進行，半導體器件結構將從3DfinFET(fin Field-Effect Transistor，鰭式場效應晶體管)發展到3D堆疊GAA(Gate-All-Around，環繞柵極)NS-FET(NanoSheets FET，納米片場效應晶體管)。

但是由于NS-FET制備工藝的特點，底部Sub-Fin引起的寄生溝道效應不可忽視，因此如何改善寄生溝道效應是一個亟需解決的技術問題。

公開內容

(一)要解決的技術問題

基于上述問題，本公開提供了一種改善寄生溝道效應的NS-FET及其制備方法，以緩解現有技術中半導體器件制備時容易引起寄生溝道效應，進而導致器件性能退化等技術問題。

(二)技術方案

本公開的一個方面，提供一種改善寄生溝道效應的NS-FET制備方法，包括：操作S1：在襯底上生長外延層并在外延層上制備掩膜；操作S2：對應所述掩膜刻蝕整個外延層形成溝道部，刻蝕部分襯底形成窄鰭條；操作S3：在所述窄鰭條兩側臺面區填充隔離材料形成隔離區；操作S4：去除掩膜，制作柵極并在溝道部方向的柵極兩側制備側墻和源漏，完成改善寄生溝道效應的NS-FET的器件制備。

在本公開實施例中，所述外延層為交替外延生長的鍺硅層和硅層。

在本公開實施例中，操作S3中，在所述窄鰭條兩側臺面區填充的隔離材料填充至窄鰭條和溝道部的交界處以下，使得一部分窄鰭條位于所述隔離材料之上。

在本公開實施例中，所述隔離材料為氧化物 。

本公開的另一方面，提供一種改善寄生溝道效應的NS-FET，采用以上任一項所述的制備方法制備而成，所述改善寄生溝道效應的NS-FET，包括：襯底，其上部制備有窄鰭條；溝道部，覆于所述窄鰭條上，其寬度大于所述窄鰭條的寬度；側墻，制備于所述溝道部方向的柵極兩側；以及隔離區，位于所述窄鰭條的兩側。

在本公開實施例中，所述窄鰭條中部的寬度小于所述窄鰭條上部的寬度。

在本公開實施例中，所述窄鰭條中部的寬度小于所述窄鰭條下部的寬度。

在本公開實施例中，一部分窄鰭條位于所述隔離區上表面之上。

(三)有益效果

從上述技術方案可以看出，本公開改善寄生溝道效應的NS-FET及其制備方法至少具有以下有益效果其中之一或其中一部分：

(1)完全兼容常規的NS-FET制備工藝；

(2)降低了寄生溝道的漏電；

(3)提高了Sub-Fin(亞鰭式結構)的柵控能力，在不增加漏電的情況下提高了驅動電流，以及開關比，獲得了更小的DIBL(Drain Induced Barrier Lowering，漏致勢壘降低效應)以及SS(Subthreshold Swing，亞閾值擺幅)；

(4)提高了Sub-Fin露出以及sub-SD(亞源漏)刻蝕的工藝窗口，獲得了更穩定的器件特性。

附圖說明