[發明專利]一種中央處理器物理信號電氣特性測試裝置、系統及方法

在審

• 申請號: 202011159872.4
• 申請日: 2020-10-26
• 公開（公告）號: CN112286744A
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 胡濤;楊曉君;程鵬;袁飛;孟凡曉
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/273
• 代理公司: 北京市廣友專利事務所有限責任公司 11237
• 代理人: 張仲波

1.一種中央處理器物理信號電氣特性測試裝置，其特征在于，包括測試板，所述測試板上設置有扇出鏈路，所述扇出鏈路的第一端用于與中央處理器的高速輸入輸出接口相連，第二端用于與第一測試設備相連；

所述測試板上還設置有與所述扇出鏈路相對應的去嵌鏈路，所述去嵌鏈路與所述扇出鏈路的結構相同，所述去嵌鏈路的兩端分別用于與第二測試設備的兩端相連。

2.根據權利要求1所述的測試裝置，其特征在于，所述扇出鏈路的數量至少為兩個，每個所述扇出鏈路分別對應有一個去嵌鏈路，所述去嵌鏈路與其對應的扇出鏈路的結構相同；

各所述扇出鏈路的第一端分別用于與所述中央處理器的不同高速輸入輸出接口相連。

3.根據權利要求2所述的測試裝置，其特征在于，所述扇出鏈路的數量為兩個，其中一個所述扇出鏈路的第一端用于與所述中央處理器的SATA接口或PCIE接口相連，另一個扇出鏈路的第一端用于與所述中央處理器的USB接口相連。

4.根據權利要求1至3任一所述的測試裝置，其特征在于，所述扇出鏈路的第二端連接有SMP或SMA連接頭，所述扇出鏈路通過所述SMP或SMA連接頭與所述第一測試設備相連；

所述去嵌鏈路的兩端分別連接有SMP或SMA連接頭，所述去嵌鏈路的兩端分別通過所述SMP或SMA連接頭與所述第二測試設備相連。

5.根據權利要求1所述的測試裝置，其特征在于，所述測試板上還設置有所述中央處理器的至少一個高速輸入輸出接口的待測拓撲極限鏈路，所述待測拓撲極限鏈路的鏈路長度根據該高速輸入輸出接口協議標準的鏈路損耗值確定、或根據該高速輸入輸出接口協議標準的鏈路損耗值以及該高速輸入輸出接口的輸出能力共同確定。

6.根據權利要求5所述的測試裝置，其特征在于，所述測試板上對應于每個所述高速輸入輸出接口分別設置有至少一個待測拓撲極限鏈路。

7.根據權利要求6所述的測試裝置，其特征在于，所述測試板上至少設置有以下其中一種高速輸入輸出接口的待測拓撲極限鏈路：SATA接口、PCIE接口、USB接口；

當所述測試板上設置有SATA接口的待測拓撲極限鏈路時，所述SATA接口的待測拓撲極限鏈路至少包括以下其中一種：SATA連接器+線纜待測極限鏈路、SATA Slimline連接器+線纜+背板待測極限鏈路、SATA MiniSAS連接器+線纜+背板待測極限鏈路、SATA M.2連接器待測極限鏈路；

當所述測試板上設置有PCIE接口的待測拓撲極限鏈路時，所述PCIE接口的待測拓撲極限鏈路至少包括以下其中一種：PCIE板載芯片待測極限鏈路、PCIE標準連接器待測極限鏈路、PCIE板載標準連接器+轉接卡+標卡待測極限鏈路、PCIE M.2連接器待測極限鏈路、PCIESlimline連接器+線纜+背板+固態硬盤待測極限鏈路；

當所述測試板上設置有USB接口的待測拓撲極限鏈路時，所述USB接口的待測拓撲極限鏈路至少包括以下其中一種：USB標準Type-A連接器待測極限鏈路、USB線纜+type-A連接器待測極限鏈路、USB線纜+背板+Type-A連接器待測極限鏈路。

8.一種中央處理器物理信號電氣特性測試系統，其特征在于，包括上述權利要求1至7任一所述的裝置，所述系統還包括：

第一測試設備，與所述扇出鏈路的第二端相連，用于獲取所述中央處理器的高速輸入輸出接口通過所述扇出鏈路輸出的物理信號；

第二測試設備，與所述去嵌鏈路的兩端相連，用于提取所述去嵌鏈路的電氣特性參數。

9.根據權利要求8所述的測試系統，其特征在于，所述第二測試設備還用于將所述電氣特性參數發送給所述第一測試設備；

所述第一測試設備還用于：

基于所述電氣特性參數對所述物理信號進行去嵌操作，得到中央處理器的高速輸入輸出接口輸出的物理信號的電氣特性。