[發(fā)明專利]用于半導體集成電路的基準電流源

有效

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• 申請日: 2020-10-22
• 公開（公告）號: CN112015223B
• 公開（公告）日: 2021-01-08
• 發(fā)明（設計）人: 陳建章
• 申請（專利權）人: 杭州晶華微電子有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種用于半導體集成電路的基準電流源（100），包括：

電壓源（PS），被配置為在第一電源端子（PT1）與第二電源端子（PT2）之間提供基準電壓（Vref）；

運算放大器（AMP），包括同相輸入端（IN+）、反相輸入端（IN-）以及輸出端（OUT），所述運算放大器（AMP）的同相輸入端（IN+）被耦合至所述第二電源端子（PT2）；

反饋晶體管，所述反饋晶體管的柵極（G）被耦合至所述運算放大器（AMP）的輸出端（OUT），所述反饋晶體管的源極（S）被耦合至所述運算放大器（AMP）的反相輸入端（IN-），并且所述反饋晶體管的漏極（D）被配置用于提供基準電流（Is）；

開關電容電路（200），包括第一電容器（C0）、第一開關（S1）和第二開關（S2），所述第一電容器（C0）和所述第二開關（S2）串聯(lián)連接在所述第一電源端子（PT1）與所述運算放大器（AMP）的反相輸入端（IN-）之間，所述第一開關（S1）與所述第一電容器（C0）并聯(lián)連接；以及

非交疊時鐘控制模塊（NOC），被配置為基于晶振時鐘信號（Cryosc）產生用于控制所述第一開關（S1）的第一時鐘信號（K1）和用于控制所述第二開關（S2）的第二時鐘信號（K2），其中所述第一時鐘信號（K1）與所述第二時鐘信號（K2）不交疊，使得所述第一開關（S1）和所述第二開關（S2）交替導通。

2.根據(jù)權利要求1所述的用于半導體集成電路的基準電流源（100），其中所述非交疊時鐘控制模塊（NOC）包括第一與門（AND1）、第二與門（AND2）、第一反相器（INV1）、第二反相器（INV2）以及第三反相器（INV3），其中，

所述第一與門（AND1）的一個輸入端接收所述晶振時鐘信號（Cryosc），所述第一與門（AND1）的另一個輸入端被耦合至所述第一反相器（INV1）的輸出端，并且所述第一與門（AND1）的輸出端被配置為提供所述第一時鐘信號（K1）以控制所述第一開關（S1）的通斷；

所述第一反相器（INV1）的輸入端被耦合至所述第二與門（AND2）的輸出端；

所述第二反相器（INV2）的輸入端被耦合至所述第一與門（AND1）的輸出端；

所述第三反相器（INV3）的輸入端接收所述晶振時鐘信號（Cryosc）；并且

所述第二與門（AND2）的一個輸入端被耦合至所述第二反相器（INV2）的輸出端，所述第二與門（AND2）的另一個輸入端被耦合至所述第三反相器（INV3）的輸出端，并且所述第二與門（AND2）的輸出端被配置為提供所述第二時鐘信號（K2）以控制所述第二開關（S2）的通斷。

3.根據(jù)權利要求1所述的用于半導體集成電路的基準電流源（100），其中所述非交疊時鐘控制模塊（NOC）包括第一或門（OR1）、第二或門（OR2）、第一反相器（INV1）、第二反相器（INV2）以及第三反相器（INV3），其中，

所述第一或門（OR1）的一個輸入端接收所述晶振時鐘信號（Cryosc），所述第一或門（OR1）的另一個輸入端被耦合至所述第一反相器（INV1）的輸出端，并且所述第一或門（OR1）的輸出端被配置為提供所述第一時鐘信號（K1）以控制所述第一開關（S1）的通斷；

所述第一反相器（INV1）的輸入端被耦合至所述第二或門（OR2）的輸出端；

所述第二反相器（INV2）的輸入端被耦合至所述第一或門（OR1）的輸出端；

所述第三反相器（INV3）的輸入端接收所述晶振時鐘信號（Cryosc）；并且

所述第二或門（OR2）的一個輸入端被耦合至所述第二反相器（INV2）的輸出端，所述第二或門（OR2）的另一個輸入端被耦合至所述第三反相器（INV3）的輸出端，并且所述第二或門（OR2）的輸出端被配置為提供所述第二時鐘信號（K2）以控制所述第二開關（S2）的通斷。

4.根據(jù)權利要求1所述的用于半導體集成電路的基準電流源（100），還包括：

第二電容器（C1），被耦合在所述第一電源端子（PT1）與所述運算放大器（AMP）的反相輸入端（IN-）之間，并且被配置為減小所述運算放大器（AMP）的反相輸入端（IN-）處的電壓（Vc）的跳動。