[發明專利]半導體器件

有效

• 申請號: 202011122488.7
• 申請日: 2020-10-20
• 公開（公告）號: CN111968979B
• 公開（公告）日: 2021-01-29
• 發明（設計）人: 藤井康博;李波;陳信全
• 申請（專利權）人: 晶芯成（北京）科技有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 曹廷廷

本發明提供一種半導體器件，該半導體器件中包括襯底和形成在襯底上的至少一個靜態隨機存取存儲單元，由于該靜態隨機存取存儲單元中與第一傳輸門晶體管和第二傳輸門晶體管柵極連接的字線、與第一上拉晶體管和第一下拉晶體管漏極連接的第一連接線，與第二上拉晶體管和第二下拉晶體管漏極連接的第二連接線同層設置。以使字線層無須設置在第一連接線和第二連接線所在的金屬層上方，如此可減少一層金屬層的使用，進而使得本發明的半導體器件工藝和結構簡單化，且減小了寄生電容，防止電阻電容延遲。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體器件。

背景技術

靜態隨機存取存儲器(SRAM)單元由于其高效率且低成本的特性而大受歡迎。通常，SRAM(靜態隨機存儲器)通常會有6晶體管結構，8晶體管結構。其中，6晶體管結構的SRAM(靜態隨機存儲器)的存儲單元由兩個下拉晶體管(又稱驅動晶體管)、兩個上拉晶體管(又稱負載晶體管)和兩個傳輸門晶體管(又稱傳輸晶體管、存取晶體管、有源晶體管)組成。

圖1是現有技術的SRAM存儲單元的等效電路圖，如圖1所示，現有技術的SRAM存儲單元中，兩個上拉晶體管(PU1，PU2)為PMOS晶體管，兩個下拉晶體管(PD1，PD2)為NMOS晶體管，從而形成兩個交叉鎖存CMOS 反相器的觸發器電路，使存儲單元具有用于表示“0”和“1”的兩個穩定狀態，兩個傳輸門晶體管(PG1，PG2)為NMOS晶體管，用于在讀和寫操作期間控制對存儲單元的存取。其中，上拉晶體管為拉向電源線Vcc或接地線Vss的晶體管，存儲單元通過兩個上拉晶體管(PU1，PU2)拉向Vcc而運行。

存儲單元中，兩個上拉晶體管(PU1，PU2)的源極電連接到電源線Vcc。第一上拉晶體管(PU1)的漏極電連接到第一傳輸門晶體管(PG1)的源極、第一下拉晶體管(PD1)的源極以及第二上拉晶體管(PU2)的柵極。第二上拉晶體管(PU2)的漏極電連接到第二傳輸門晶體管(PG2)的源極、第二下拉晶體管(PD2)的源極以及第一上拉晶體管(PU1)的柵極。兩個下拉晶體管 (PD1，PD2)的漏極電連接到接地線Vss。另外，第一上拉晶體管(PU1) 和第一下拉晶體管(PD1)的柵極和第二上拉晶體管(PU2)和第二下拉晶體管(PD2) 的柵極分別電連接。

進一步的，兩個傳輸門晶體管(PG1，PG2)的漏極分別電連接到讀端口位線(BL)和互補讀端口位線(BLB)。兩個傳輸門晶體管(PG1，PG2)的柵極電連接到寫端口字線(WL)。讀端口位線(BL)和互補讀端口位線(BLB)和寫端口字線(WL)可以延伸到其他SRAM單元和/ 或其他元件，包括行和列鎖存器、解碼器以及選擇驅動器、控制和邏輯電路、靈敏放大器、多路轉換器、緩沖器等等。

而現有技術的SRAM器件中包括襯底和形成在襯底上的至少一個SRAM單元，其中SRAM單元通常包括三層金屬層，其中第一金屬層用于存儲單元中各個晶體管的互連；第二金屬層形成在第一金屬層之上，且第二金屬層中形成有與存儲單元長邊平行的字線(WL)；第三金屬層形成在第二金屬層之上，第三金屬層用于形成位線(BL)、互補位線(BLB)、接地線 Vss和以及電源線Vcc。

而上述SRAM器件的結構中至少需要三個金屬層，導致現有的SRAM器件的結構工藝復雜。同時，多層的金屬層導致高寄生電容，造成電阻電容延遲增加。

發明內容

本發明的目的在于提供一種半導體器件，以解決現有技術中靜態隨機存儲器工藝和結構復雜，且寄生電容較高，電阻電容延遲的問題。

為解決上述技術問題，本發明提供一種半導體器件，包括襯底和形成在所述襯底上的至少一個靜態隨機存取存儲單元，所述靜態隨機存取存儲單元包括：

形成在所述襯底上的第一上拉晶體管和第二上拉晶體管、第一下拉晶體管和第二下拉晶體管以及第一傳輸門晶體管和第二傳輸門晶體管；