[發(fā)明專利]Polar碼的編碼方法及裝置

在審

• 申請?zhí)枺?/td>: 202011048580.3
• 申請日: 2020-09-29
• 公開（公告）號: CN112054808A
• 公開（公告）日: 2020-12-08
• 發(fā)明（設(shè)計）人: 張達(dá);趙旭瑩;張麗雅;石晶林
• 申請（專利權(quán)）人: 中國科學(xué)院計算技術(shù)研究所
• 主分類號: H03M13/13
• 分類號: H03M13/13
• 代理公司: 北京泛華偉業(yè)知識產(chǎn)權(quán)代理有限公司 11280
• 代理人: 王勇

1.一種Polar碼編碼方法，利用碼長為2^N的Polar編碼模塊實現(xiàn)碼長為2^N+1的編碼，N為任意正整數(shù)，所述方法包括下列步驟：

步驟100：將將待編碼的數(shù)字序列分為和兩部分，其中

步驟200：對輸入獲得輸出

步驟300：對輸入獲得輸出

步驟400:將和按位模2相加的結(jié)果作為碼長為2^N+1編碼輸出的低2^N位，將作為碼長為2^N+1編碼輸出的高2^N位。

2.一種Polar碼編碼電路，包括一個碼長為2^N的全并行Polar編碼電路兩個2^N的寄存器，一個2^N異或門，其中將待編碼的數(shù)字序列分為和兩部分，其中

對輸入獲得輸出存儲到第一個寄存器；

對輸入獲得輸出存儲到第二個寄存器；

使用2^N異或門將和按位模2相加，相加結(jié)果作為碼長為2^N+1編碼輸出的低2^N位，將作為碼長為2^N+1編碼輸出的高2^N位。

3.根據(jù)權(quán)利要求2所述的電路，還包括逐次擴(kuò)展電路，其中用于每一次擴(kuò)展的電路包括一個2^T位的寄存器，T為大于N的任意正整數(shù)，一個2^TXOR異或門，其中2^T為本次擴(kuò)展前的碼長，將待編碼的數(shù)字序列分為和兩部分，其中使用所述全并行編碼器與本次擴(kuò)展之前的擴(kuò)展電路以及所述寄存器和異或門：

對輸入獲得輸出存儲到寄存器；

對輸入獲得輸出輸出到數(shù)據(jù)線；

使用2^T異或門將和按位模2相加，相加結(jié)果作為碼長為2^T+1編碼輸出的低2^T位，將作為碼長為2^T+1編碼輸出的高2^T位。

4.根據(jù)權(quán)利要求2或3所述的電路，擴(kuò)展前的編碼輸出和每一次擴(kuò)展的編碼輸出，可以直接輸出。

5.一種計算機(jī)可讀存儲介質(zhì)，其中存儲有一個或者多個計算機(jī)程序，所述計算機(jī)程序在被執(zhí)行時用于實現(xiàn)如權(quán)利要求1所述的方法。

6.一種計算系統(tǒng)，包括：

存儲裝置、以及一個或者多個處理器；

其中，所述存儲裝置用于存儲一個或者多個計算機(jī)程序，所述計算機(jī)程序在被所述處理器執(zhí)行時用于實現(xiàn)如權(quán)利要求1所述的方法。