[發(fā)明專利]基于FPGA的數據處理方法及系統(tǒng)

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• 申請日: 2020-09-24
• 公開（公告）號: CN112347030A
• 公開（公告）日: 2021-02-09
• 發(fā)明（設計）人: 蒲鶴升;彭祥吉
• 申請（專利權）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F12/0875;G06F12/0877
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 周雷

1.一種基于FPGA的數據處理方法，其特征在于，所述數據處理方法通過DMAC將FPGA軟核的數據發(fā)送至以太網，包括以下步驟：

步驟S10、所述FPGA軟核獲取當前空閑的描述符；

步驟S20、所述FPGA軟核將數據長度值發(fā)送至DMAC，并通過所述DMAC將所述長度值寫入當前描述符對應的長度寄存器；

步驟S30、所述FPGA軟核將數據更新至DDR與當前描述符對應的數據塊中；

步驟S40、所述FPGA軟核數據更新結束后，通過控制寄存器將當前描述符的控制位置“0”；

步驟S50、所述DMAC通過以太網接口將更新至所述數據塊中的數據發(fā)送至所述以太網。

2.根據權利要求1所述的基于FPGA的數據處理方法，其特征在于，步驟S40還包括，

步驟S41、所述FPGA軟核讀取當前描述符的鏈接符，獲取下一空閑的描述符，并執(zhí)行步驟S20。

3.根據權利要求2所述的基于FPGA的數據處理方法，其特征在于，步驟S50之前還包括，步驟S500、所述DMAC判斷當前描述符的控制位是否為0，若控制位為0，則執(zhí)行步驟S50。

4.根據權利要求3所述的基于FPGA的數據處理方法，其特征在于，步驟S50之后，所述數據處理方法還包括，

步驟S60、所述DMAC數據發(fā)送結束后，通過控制寄存器將當前描述符的控制位置“1”；

步驟S70、所述DMAC讀取當前描述符的鏈接符，所述DMAC判斷下一描述符的控制位是否為0，若控制位為0，則執(zhí)行步驟S50。

5.根據權利要求1所述的基于FPGA的數據處理方法，其特征在于，步驟S50具體為，

步驟S51、所述DMAC將更新至所述數據塊中的數據讀取到數據緩存器中；

步驟S52、所述DMAC數據讀取結束后，根據所述以太網用戶側的發(fā)送時序逐一發(fā)送數據；

步驟S53、每完成一次發(fā)送數據，所述DMAC的字計數器和地址計數器將累加發(fā)送數據的字節(jié)數，直至提取完該描述符所包括的實際發(fā)送字節(jié)個數。

6.根據權利要求1所述的基于FPGA的數據處理方法，其特征在于，所述數據處理方法還包括以下步驟：

步驟S01、所述FPGA軟核將當前需要初始化的描述符發(fā)至所述DMAC；

步驟S02、所述FPGA軟核將當前描述符的描述符信息發(fā)送至所述DMAC；

步驟S03、所述DMAC根據接收到的描述符與描述符信息，完成初始化配置；

步驟S04、若所有描述符未初始化完成，則重復步驟S01；若所有描述符全部初始化完成，則初始化流程結束，并通過狀態(tài)寄存器將initial done發(fā)送至所述DMAC。

7.一種基于FPGA的數據處理系統(tǒng)，其特征在于，包括FPGA軟核、DMAC、和DDR，所述FPGA軟核與所述DMAC通過AHB總線通信，所述DMAC與所述DDR通過AXI總線通信；所述DMAC包括TX描述符環(huán)；

所述數據處理系統(tǒng)還包括，應用于所述數據處理系統(tǒng)的權利要求1-6中任意權利要求中的基于FPGA的數據處理方法。

8.根據權利要求7所述的基于FPGA的數據處理系統(tǒng)，其特征在于，所述TX描述符環(huán)包括2級TX描述符。

9.根據權利要求8所述的基于FPGA的數據處理系統(tǒng)，其特征在于，所述TX描述符包括控制位、鏈接符、數據包地址和數據包長度信息。

10.根據權利要求7所述的基于FPGA的數據處理系統(tǒng)，其特征在于，所述DMAC上劃分一系列寄存器，所述一系列寄存器包括：狀態(tài)寄存器、控制寄存器、描述符號寄存器、描述符控制寄存器、描述符發(fā)送起始地址、描述符接收起始地址、描述符數據長度。