[發明專利]半導體器件及其制造方法及包括該器件的電子設備

在審

• 申請號: 202011005535.X
• 申請日: 2017-06-30
• 公開（公告）號: CN112018111A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L21/8234
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種半導體器件及其制造方法及包括該器件的電子設備。根據實施例，半導體器件可以包括：襯底；依次疊置在襯底上的第一源/漏層、溝道層和第二源/漏層，其中，溝道層相對于第一源/漏層和第二源/漏層具有刻蝕選擇性；以及繞溝道層的外周形成的柵堆疊。

本申請是于2017年6月30日遞交的發明專利申請201710530685.4的分案申請，并因此要求于2016年9月30日遞交的發明專利申請201610872541.2的優先權。

技術領域

本公開涉及半導體領域，具體地，涉及豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

在水平型器件如金屬氧化物半導體場效應晶體管(MOSFET)中，源極、柵極和漏極沿大致平行于襯底表面的方向布置。由于這種布置，縮小水平型器件所占的面積，一般要求源極、漏極和柵極所占的面積縮小，使器件性能變差(例如，功耗和電阻增加)，故水平型器件的面積不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直于襯底表面的方向布置。因此，相對于水平型器件，豎直型器件所占的面積更容易縮小。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種具有改進特性的豎直型半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據本公開的一個方面，提供了一種半導體器件，包括：襯底；在襯底上形成的第一器件和第二器件，第一器件和第二器件分別包括：依次疊置在襯底上的第一源/漏層、溝道層和第二源/漏層；以及繞溝道層的外周形成的柵堆疊，其中，第一器件的溝道層與第二器件的溝道層基本共面。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上外延生長第一源/漏層；在第一源/漏層上形成在第一器件區域和第二器件區域中基本共面的溝道層；在溝道層上外延生長第二源/漏層；從堆疊的第一源/漏層、溝道層和第二源/漏層分別在第一器件區域和第二器件區域限定出第一器件的有源區和第二器件的有源區；以及分別繞第一器件和第二器件各自有源區中的溝道層的外周形成相應器件的柵堆疊。

根據本公開的另一方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。

根據本公開的實施例，在豎直型器件中，柵堆疊繞溝道層的外周形成且溝道形成于溝道層中，從而柵長由溝道層的厚度確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。襯底上不同區域中形成的豎直型器件可以具有不同的溝道長度。溝道層的外周相對于第一、第二源/漏層的外周可以向內凹入，從而柵堆疊可以嵌入該凹入中，減少或甚至避免與源/漏區的交迭，有助于降低柵與源/漏之間的寄生電容。另外，溝道層可以是單晶半導體材料，可以具有高載流子遷移率和低泄漏電流，從而改善了器件性能。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1至19示出了根據本公開實施例的制造半導體器件的流程的示意圖；

圖20和21分別示出了根據本公開實施例的CMOS配置的半導體器件的端子連接方式；

圖22至25示出了根據本公開另一實施例的制造半導體器件的流程中部分階段的示意圖；

圖26示出了根據本公開另一實施例的半導體器件的截面圖；

圖27和28示出了根據本公開實施例的源/漏層細化處理；

圖29和30示出了根據本公開實施例對溝道層進行減薄處理的示意圖；

圖31和32示出了根據本公開實施例對溝道層進行減薄處理的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。