[發明專利]半導體結構的形成方法

在審

• 申請號: 202010943553.6
• 申請日: 2020-09-09
• 公開（公告）號: CN114242643A
• 公開（公告）日: 2022-03-25
• 發明（設計）人: 鄭二虎
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區和第二區；在所述第一區的所述襯底內形成第一溝槽；在形成所述第一溝槽的同時或之后，在所述第二區的所述襯底內形成若干相互分立的鰭部，相鄰所述鰭部之間具有第二溝槽，且所述第二溝槽的深度小于所述第一溝槽的深度。本發明實施例提供的半導體結構的形成方法，可以形成雙重深度的淺溝槽隔離結構，并且在深度較深的第一溝槽和第二溝槽之間不會有鰭部殘留，保證了淺溝槽隔離結構的隔離效果，防止發生漏電現象，有利于半導體結構的性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著半導體技術的飛速發展，半導體器件經歷了從平面MOSFET晶體管向三維立體式的晶體管的發展轉變，如鰭式場效應晶體管(FinFET)。在FinFET器件制造工藝中，通常采用淺溝槽隔離(Shallow Trench Isolation，STI)工藝對器件區域及晶體管進行隔離。

由于工作環境的不同，不同區域上器件之間的淺隔離溝槽的深度會有所不同。為了達到更好的隔離效果，對邏輯單元之間的STI深度要求較高，而各鰭片之間的STI深度要求較低。

然而，目前在不同區域形成不同深度的淺溝槽隔離容易產生空洞，進而對半導體結構的性能產生不利影響。

發明內容

本發明解決的技術問題是提供一種半導體結構的形成方法，可以形成雙重深度的淺溝槽隔離結構，且不會產生空洞問題，提高了半導體結構的性能。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區和第二區；在所述第一區的所述襯底內形成第一溝槽；在形成所述第一溝槽的同時或之后，在所述第二區的所述襯底內形成若干相互分立的鰭部，相鄰所述鰭部之間具有第二溝槽，且所述第二溝槽的深度小于所述第一溝槽的深度。

可選的，所述第一溝槽和所述鰭部同時形成，形成所述第一溝槽和所述鰭部的步驟包括：在所述襯底表面形成第一掩膜結構，所述第一掩膜結構包括第一掩膜層以及若干相互分立的第一鰭部圖形，所述第一鰭部圖形位于所述第二區的所述第一掩膜層上，所述第一掩膜層內具有第一開口，所述第一開口暴露出部分所述第一區的襯底表面；以所述第一掩膜結構為掩膜，刻蝕所述第一區和第二區的襯底，直至形成所述第一溝槽和所述鰭部。

可選的，在以所述第一掩膜結構為掩膜，刻蝕所述第一區和第二區的襯底之前，還包括：刻蝕所述第一開口的側壁，在所述第一區的第一掩膜層內形成第二開口，所述第二開口的寬度大于所述第一開口的寬度。

可選的，形成所述第一掩膜結構的步驟包括：在所述第一區和所述第二區上形成初始第一掩膜層；在所述初始第一掩膜層上形成若干分立排布的第一鰭部圖形；在所述初始第一掩膜層和所述第一鰭部圖形上形成第一圖形化層，所述第一圖形化層具有第三開口，所述第三開口暴露出所述第一區的所述第一鰭部圖形表面以及部分第一區的初始第一掩膜層的表面；以所述第一圖形化層為掩膜，刻蝕所述第一區的所述第一鰭部圖形和所述初始第一掩膜層，直至暴露出所述第一區的襯底表面。

可選的，在形成所述第一圖形化層之前，還包括：在所述初始第一掩膜層和所述第一鰭部圖形表面形成第一犧牲層，所述第一犧牲層的頂部表面高于所述第一鰭部圖形的頂部表面。

可選的，在形成所述第一溝槽和所述鰭部之后，還包括：在所述第一溝槽和所述第二溝槽內形成第一隔離層。

可選的，在形成所述第一溝槽之后，形成所述鰭部，形成所述第一溝槽的步驟包括：在所述第一區和所述第二區的所述襯底表面形成第二掩膜層；在所述第一區和所述第二區的所述第二掩膜層上形成若干分立排布的第二鰭部圖形；在所述第二掩膜層以及所述第二鰭部圖形上形成第二圖形化層，所述第二圖形化層內具有第四開口，所述第四開口暴露出所述第一區的第二鰭部圖形表面以及部分第一區的第二掩膜層的表面；以所述第二圖形化層為掩膜，刻蝕所述第一區的第二鰭部圖形、第二掩膜層以及襯底，在所述第一區內形成所述第一溝槽。