[發明專利]集成電路和用于形成集成電路的方法

在審

• 申請號: 202010897164.4
• 申請日: 2020-08-31
• 公開（公告）號: CN112599530A
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 林孟漢;謝智仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11531
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

一種集成電路和用于形成集成電路的方法，集成電路裝置包括具有記憶體區域和邏輯區域的半導體基板。在記憶體區域中的記憶體單元包括選擇柵極，選擇柵極經由浮動柵極間隔物與浮動柵極分隔。在與浮動柵極相對的選擇柵極的一側上形成選擇柵極間隔物。選擇柵極間隔物在大部分的選擇柵極上方具有均勻的厚度。形成選擇柵極間隔物的第一層可能經由氧化選擇柵極電極。形成選擇柵極間隔物的第二層可能經由原子層沉積。當間隔物形成在邏輯區域中相鄰于邏輯柵極時，記憶體區域可能以保護層覆蓋。

技術領域

本揭示內容是關于嵌入式記憶體技術，其將記憶體裝置與邏輯裝置整合在相同的半導體晶片上。

背景技術

集成電路(IC)制造產業在過去數十年中經歷了指數級的成長。隨著集成電路的發展，增加了功能密度(亦即每晶片面積的互連裝置的數目)，同時減小了特征尺寸。其他的進展包括引入了嵌入式記憶體技術和高介電常數(High-_K)金屬柵極(HKMG)技術。嵌入式記憶體技術是將記憶體裝置與邏輯裝置整合在相同的半導體晶片上。此記憶體裝置支持了邏輯裝置的操作，并且相較于對于不同類型的裝置使用分隔的晶片，此記憶體裝置改善了效能。高介電常數金屬柵極(HKMG)技術是使用金屬柵極電極和高介電常數柵極介電層的半導體裝置的制造。

發明內容

本揭示內容的一些實施方式提供了一種集成電路(IC)，包含：半導體基板、多個快閃記憶體單元、以及多個邏輯柵極。半導體基板包含記憶體區域和邏輯區域。多個快閃記憶體單元在記憶體區域內；快閃記憶體單元中的各者包含浮動柵極、控制柵極、和選擇柵極；選擇柵極中的各者包含選擇柵極電極、選擇柵極介電質、和選擇柵極間隔物；選擇柵極介電質相鄰于在選擇柵極電極下方的半導體基板；選擇柵極間隔物在相對于浮動柵極的選擇柵極電極的一側上。多個邏輯柵極在邏輯區域中，邏輯柵極中的各者包含邏輯柵極電極、和邏輯柵極間隔物其在邏輯柵極電極的任一側上。其中選擇柵極間隔物的組成分不同于邏輯柵極間隔物的組成分。

本揭示內容的另一些實施方式提供了一種集成電路(IC)，包含：半導體基板、記憶體單元、選擇柵極間隔物、邏輯柵極、以及邏輯柵極間隔物。半導體基板包含記憶體區域和邏輯區域。記憶體單元在記憶體區域內，且包含選擇柵極電極，選擇柵極電極經由浮動柵極間隔物與浮動柵極電極分隔。選擇柵極間隔物在與浮動柵極電極相對的選擇柵極電極的一側上。邏輯柵極在邏輯區域中。邏輯柵極間隔物相鄰于邏輯柵極。其中選擇柵極間隔物在大部分的選擇柵極電極上方具有均勻的厚度。

本揭示內容的又另一些實施方式提供了一種用于形成集成電路(IC)的方法，此方法包含：在半導體基板的記憶體區域和邏輯區域上方形成浮動柵極堆疊；從邏輯區域移除浮動柵極堆疊；在記憶體區域中在浮動柵極堆疊上方形成控制柵極堆疊；圖案化以從控制柵極堆疊形成控制柵極；形成多個控制柵極側壁間隔物其相鄰于控制柵極；圖案化浮動柵極堆疊以形成多個浮動柵極；形成多個浮動柵極側壁間隔物其相鄰于浮動柵極；在半導體基板上形成選擇柵極介電層；在選擇柵極介電層、浮動柵極、和控制柵極上方形成選擇柵極層；蝕刻選擇柵極層以形成多個選擇柵極電極；以及氧化選擇柵極電極以形成第一選擇柵極間隔物。

附圖說明

本揭示內容的態樣可由以下的詳細描述并且與所附附圖一起閱讀，得到最佳的理解。根據產業界的標準慣例，各個特征并未按比例繪制。此外，在個別的附圖中的各個特征的尺寸可能相對于彼此而任意地增加或減小，以便于說明和強調。

圖1A繪示根據本揭示內容的一些態樣的集成電路(IC)的截面視圖；

圖1B繪示圖1A的區域1A的放大視圖；

圖2至圖45繪示根據本揭示內容的一些態樣的制造制程所進行的根據本揭示內容的一些態樣的集成電路的一系列的截面視圖；

圖46A和圖46B呈現了根據本揭示內容的一些態樣的制造制程的流程圖。

【符號說明】

1:集成電路裝置