[發明專利]一種高速高精度NCO電路

有效

• 申請號: 202010896719.3
• 申請日: 2020-08-31
• 公開（公告）號: CN111988035B
• 公開（公告）日: 2021-12-07
• 發明（設計）人: 邵杰;任鳳霞;蔡國文;萬書芹;蘇小波
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

本發明公開一種高速高精度NCO電路，屬于大規模數字集成電路設計技術領域。所述高速高精度NCO電路包括相位累加器和若干個陣列的相位幅度轉換單元。所述相位累加器根據輸入的頻率配置字和相位配置字產生并行相位；所述相位幅度轉換單元為四個陣列，將相位累加器的輸出相位轉換成對應的幅度值，最終生成對應頻率的正余弦波形。

技術領域

本發明涉及大規模數字集成電路設計技術領域，特別涉及一種高速高精度NCO電路。

背景技術

在信號的發送系統中，基帶信號通常需要在DUC(Digital Up Converter，數字上變頻器)模塊上變頻至中頻段，DUC模塊包括插值、濾波和混頻三個步驟。作為混頻器的重要組件，NCO(Numerical Controlled Oscillator，數控振蕩器)的性能對輸出的信號質量有重要影響。

通常NCO的實現有兩種方式：基于ROM的查找表法和ROM-LESS方法。基于ROM的查找表法是先將相位/幅度的關系按照地址/數值的方式儲存，將相位作為地址索引位來獲取幅度值。ROM-LESS方法則是相位直接通過算法計算出幅度值，ROM-LESS方法通常采用CORDIC算法計算。CORDIC算法能夠實現高度高精度的正余弦輸出，由于需要多級流水迭代，所以需要消耗大量的寄存器資源，多應用在FPGA或者DDS中。在ASIC電路的DUC模塊中，NCO只是其中一個組件，如果采用CORDIC算法實現，則單個NCO模塊的面積占比非常大。所以ASIC電路的DUC模塊多采用基于ROM的查表法結合算法實現。

發明內容

本發明的目的在于提供一種高速高精度NCO電路，使高速DUC模塊實現高速高精度且面積相對較小的效果。

為實現上述效果，本發明提供了一種高速高精度NCO電路，包括：

相位累加器，根據輸入的頻率配置字和相位配置字產生并行相位；

若干個陣列的相位幅度轉換單元，將相位累加器的輸出相位轉換成對應的幅度值，生成對應頻率的正余弦波形。

可選的，所述相位累加器包括相位字寄存器，頻率字寄存器，累加器，累加器輸出，相位計算模塊；

所述相位字寄存器和所述頻率字寄存器由同一個相位更新信號更新，輸出端均接至所述累加器，所述累加器通過所述累加器輸出將數據送至所述相位計算模塊。

可選的，所述相位計算模塊輸出四個相位Phase1，Phase2，Phase3和Phase4，每個相位的計算規則如下：

Phase1＝Acc_out-2*FTW；

Phase2＝Acc_out-1*FTW；

Phase3＝Acc_out；

Phase14＝Acc_out+1*FTW；其中，Acc_out為累加器輸出，FTW為頻率配置字。

可選的，所述相位幅度轉換單元的數量為4個，每個陣列相位幅度轉換單元完全一致，輸入數據分別為所述相位計算模塊輸出的四個相位，每個陣列相位幅度轉換單元輸出1組正余弦波形，共輸出4組正弦4組余弦。

可選的，所述相位幅度轉換單元包括：相位轉換模塊，cos查表模塊，sin查表模塊，cos主體計算模塊，sin主體計算模塊，cos殘差計算模塊，sin殘差計算模塊，象限切換模塊，延時線1和延時線2。

可選的，所述相位轉換模塊將相位累加器計算出的相位乘以π轉化為弧度值，輸入數據為Phase[A:0]，輸出數據為Phase_Pi[A:0]，其中A表示數據位寬為A+1。