[發明專利]一種基于FPGA的時鐘數據恢復電路和方法

有效

• 申請號: 202010856429.6
• 申請日: 2020-08-24
• 公開（公告）號: CN112073058B
• 公開（公告）日: 2022-08-12
• 發明（設計）人: 張云豐;楊虎林;鐘永波
• 申請（專利權）人: 烽火通信科技股份有限公司
• 主分類號: H03L7/08
• 分類號: H03L7/08
• 代理公司: 深圳市六加知識產權代理有限公司 44372
• 代理人: 向彬

本發明公開了一種基于FPGA的時鐘數據恢復電路和方法，時鐘數據恢復電路包括：依次連接的延時模塊、采樣模塊、判別模塊和時鐘調整模塊；延時模塊接收待恢復的數據信號，用于對待恢復的數據信號進行延遲，得到兩路經過延遲的數據信號；采樣模塊用于分別對兩路經過延遲的數據信號進行采樣，得到兩路采樣數據，將兩路采樣數據進行交替間插拼接，得到一組目標采樣數據，判別模塊用于獲取本組目標采樣數據的跳變沿位置與上一組目標采樣數據的跳變沿位置的變化情況，根據跳變沿位置的變化情況確定時鐘調整標志；時鐘調整模塊用于根據時鐘調整標志調整下一個時鐘周期，生成恢復時鐘信號。在本發明中，在保證時鐘恢復精度的情況，節約了全局時鐘資源。

技術領域

本發明屬于時鐘數據恢復領域，更具體地，涉及一種基于FPGA的時鐘數據恢復電路和方法。

背景技術

在串行數據通信中，為了節省開銷，一般只傳送數據信號而不傳送與數據信號同步的時鐘信號，即在發送端，將時鐘嵌入到數據中，在接收端，使用時鐘數據恢復，電路從接收的數據中提取時鐘，繼而利用該時鐘對數據進行“重定時”來消除傳輸過程中積累的抖動，基于過采樣的結構是FPGA(Field Programmable Gate Array，簡寫為FPGA)實現CDR(Clock Data Recovery，簡寫為CDR)的主流的方式。

現有的基于FPGA的CDR技術主要分為兩類：

第一類是利用FPGA內部的鎖相環產生N*f的高頻時鐘，然后再根據輸入信號控制對高速時鐘的分頻，從而產生與輸入信號同步的時鐘信號，為保證恢復精度，通常N等于8，對FPGA系統的工作頻率有較高要求。

第二類是利用FPGA的PLL(Phase Locked Loop，簡寫為PPL)產生多個相位的時鐘，每個時鐘相位都有固定的相位偏差，例如0度和45度。利用同一頻率多相位的時鐘對數據進行采樣，其產生的效果與過采樣類似，但是也會占用較多的全局時鐘資源。

發明內容

針對現有技術的以上缺陷或改進需求，本發明提供了一種基于FPGA的時鐘數據恢復電路和方法，其目的在于在對時鐘數據進行恢復時，在保證時鐘恢復精度的情況，節約了全局時鐘資源，降低了系統工作頻率，由此解決目前時鐘數據恢復時，需要占用較多的全局時鐘資源以及FPGA系統的工作頻率要求較高的技術問題。

為實現上述目的，按照本發明的一個方面，提供了一種基于FPGA的時鐘數據恢復電路，所述時鐘數據恢復電路包括：依次連接的延時模塊10、采樣模塊11、判別模塊12和時鐘調整模塊13；

所述延時模塊10接收待恢復的數據信號，用于對所述待恢復的數據信號進行延遲，得到兩路經過延遲的數據信號；

所述采樣模塊11用于分別對兩路經過延遲的數據信號進行采樣，得到兩路采樣數據，還用于將兩路采樣數據進行交替間插拼接，得到一組目標采樣數據，其中，所述采樣模塊11所對應的本地時鐘頻率為所述待恢復的數據信號所對應的時鐘頻率的兩倍；

所述判別模塊12用于獲取本組目標采樣數據的跳變沿位置與上一組目標采樣數據的跳變沿位置的變化情況，還用于根據跳變沿位置的變化情況確定時鐘調整標志；

所述時鐘調整模塊13用于根據所述時鐘調整標志調整下一個時鐘周期，生成恢復時鐘信號。

優選地，所述延時模塊10包括第一延時單元101和第二延時單元102，所述第一延時單元101為0度相位延遲，所述第二延時單元102為45度相位延遲；

所述第一延時單元101用于對所述待恢復的數據信號進行0度相位延遲，得到第一數據信號；

所述第二延時單元102用于對所述待恢復的數據信號進行45度相位延遲，得到第二數據信號。