[發明專利]一種堆疊MOS器件及其制備方法

有效

• 申請號: 202010845669.6
• 申請日: 2020-08-20
• 公開（公告）號: CN112151616B
• 公開（公告）日: 2022-12-16
• 發明（設計）人: 劉金彪;張青竹;殷華湘;李俊峰;王垚
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/10;H01L21/336
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 金銘

本發明涉及一種堆疊MOS器件及其制備方法。一種堆疊MOS器件，包括半導體襯底，在所述半導體襯底表面由下至上依次堆疊有多個PN結構；每個所述PN結構包括：氧化硅層，設置于所述氧化硅層上表面的源區、漏區、溝道區，所述溝道區設置在所述源區和所述漏區之間，并且溝道區與所述氧化硅層的邊界線低于所述源區與所述氧化硅層的邊界線，也低于所述漏區與所述氧化硅層的邊界線；并且位于頂部的所述PN結構的溝道區表面依次設有絕緣層、柵極。本發明通過增加導電溝道的數量以及特定的結構設計來增加飽和電流，還減少了漏電現象。

技術領域

本發明涉及半導體生產設備領域，特別涉及一種堆疊MOS器件及其制備方法。

背景技術

在當前的22nm技術中，三維多柵器件(FinFET或Tri-gate)是主要的器件結構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。

例如，雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(SCE)以及漏致感應勢壘降低(DIBL)效應，具有更低的結電容，能夠實現溝道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流，降低了對于有效柵氧厚度(EOT)的要求。可見，在有限空間內導電溝道的有效體積對提高器件電特性以及擴展適用范圍尤為重要。

因此，需要尋找一種充分增大導電溝道有效空間的器件結構及其制造方法。

為此，特提出本發明。

發明內容

本發明的主要目的在于提供一種堆疊MOS器件，該器件利用堆疊的多個PN結構(可以是PNP型或NPN型)形成了多個導電溝道，獲得了更大的驅動電流，抑制了漏電現象，擴展了工作范圍。

本發明的另一目的在于提供上述堆疊MOS器件的制備方法，該方法流程簡單，對沉積、摻雜、注入的手段沒有特殊要求，工藝成本低。

為了實現以上目的，本發明提供了以下技術方案：

一種堆疊MOS器件，包括半導體襯底，在所述半導體襯底表面由下至上依次堆疊有多個PN結構；

每個所述PN結構包括：

氧化硅層，

設置于所述氧化硅層上表面的源區、漏區、溝道區，所述溝道區設置在所述源區和所述漏區之間，并且溝道區與所述氧化硅層的邊界線低于所述源區與所述氧化硅層的邊界線，也低于所述漏區與所述氧化硅層的邊界線；

并且位于頂部的所述PN結構的溝道區表面依次設有絕緣層、柵極。

上述器件可以達到以下效果：

(1)增加了PN結構的數量，且依次堆疊，可以達到“一次通電加壓形成多個導電溝道”的效果。具體工作過程是：柵極上加正電壓時，頂層溝道區會形成第一導電通道，載流子為電子，在頂層溝道區底部有正電荷聚集，形成正電壓，在該正電壓和柵極電壓作用下，會使下方的溝道區形成第二導電通道，以此類推，會同時形成多個導電溝道，從而增加了飽和電流電流，增強了柵極控制能力。

(2)所述漏區與所述氧化硅層的邊界線，以及所述源區與所述氧化硅層的邊界線均高于溝道區與所述氧化硅層的邊界線，這樣可以避免源/漏區與氧化硅層、溝道區三者的邊界線上形成漏電通道補償溝道區的正電荷，即避免了漏電效應。

由此可見，本發明通過增加導電溝道的數量以及特定的結構設計來增加飽和電流，還減少了漏電現象。

上述堆疊MOS器件可采用以下制備方法：

步驟A：在半導體襯底上沉積氧化硅層；

步驟B：在所述氧化硅表面沉積硅層，向所述硅層的左右兩側的內部分別注入氧等離子體，然后向所述硅層的左右兩側的表面注入N型或P型摻雜，分別形成源區、漏區；