[發明專利]堆疊結構及其制造方法、3D NAND存儲器及其制造方法有效
| 申請號: | 202010793736.4 | 申請日: | 2020-08-10 |
| 公開(公告)號: | CN112071851B | 公開(公告)日: | 2023-09-05 |
| 發明(設計)人: | 孔翠翠;吳林春;周文犀 | 申請(專利權)人: | 長江存儲科技有限責任公司 |
| 主分類號: | H10B43/10 | 分類號: | H10B43/10;H10B43/27;H10B43/35 |
| 代理公司: | 北京漢之知識產權代理事務所(普通合伙) 11479 | 代理人: | 高園園 |
| 地址: | 430074 湖北省武*** | 國省代碼: | 湖北;42 |
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| 摘要: | |||
| 搜索關鍵詞: | 堆疊 結構 及其 制造 方法 nand 存儲器 | ||
本發明提供一種堆疊結構及其制造方法、3D?NAND存儲器及其制造方法,在襯底上形成底部疊層,在底部疊層中形成阻擋環,在底部疊層上方形成堆疊結構,在堆疊結構中形成沿堆疊方向貫穿堆疊結構的橋接柱,該橋接柱的底部由阻擋環環繞。在形成柵線縫隙以及柵線縫隙底部開口時,該阻擋環能夠有效保護阻擋環之外的其余底部疊層不被破壞,由此在后續通過柵線縫隙去除底部疊層中的源極犧牲層過程中,能夠有效保留底部疊層的其余材料層,對堆疊結構起到支撐作用,減少堆疊結構的坍塌風險,提高器件的成品率及良率。另外,可以在形成焊盤接觸以及通孔接觸的零溝槽時同時形成上述阻擋環,無需增加工藝步驟,不會增加工藝成本。
技術領域
本發明涉及半導體集成電路制造領域,特別是涉及一種堆疊結構及其制造方法、3D?NAND存儲器及其制造方法。
背景技術
隨著集成電路中器件的特征尺寸的不斷縮小,堆疊多個平面的存儲單元以實現更大存儲容量并實現每比特更低成本的3D存儲器技術越來越受到青睞。3D存儲器是一種堆疊數據單元的技術,目前已可實現32層以上,甚至72層、96層、128層或更多層數據單元的堆疊。隨著堆疊層數的增加,堆疊結構堆疊穩定性面臨越來越大的考驗。在存儲器件的形成過程中,涉及到在堆疊結構中形成鏤空結構的制程,此時很容易出現對堆疊結構的支撐結構被破壞或者支撐結構太少,難以支撐堆疊結構而造成結構的坍塌,影響器件的成品率及良率。
有必要提供一種能夠有效支撐堆疊結構放置其倒塌的工藝方法。
發明內容
鑒于以上所述現有技術的缺點,本發明的目的在于提供一種堆疊結構及其制造方法、3D?NAND存儲器及其制造方法,該方法中,通過在堆疊結構中增加貫穿堆疊結構的橋接柱,增加堆疊結構中相鄰存儲區塊之間的拉緊力。同時在堆疊結構下方襯底上方的底部疊層中形成阻擋環,該阻擋環可以有效防止橋接柱底部周圍的疊層被破壞,增加工藝過程中對堆疊結構的支撐,從而減少堆疊結構坍塌的風險。
為實現上述目的及其它相關目的,本發明提供了一種用于形成3D?NAND存儲器的堆疊結構的制造方法,該方法包括如下步驟:
提供襯底,所述襯底在第一方向和第二方向上延伸形成襯底表面;
在所述襯底表面形成沿垂直于所述襯底表面的第三方向堆疊的底部疊層;
在所述底部疊層中形成多個阻擋環,所述阻擋環在所述底部疊層中間隔分布;
在所述底部疊層上形成沿所述第三方向堆疊的堆疊結構,所述堆疊結構包括依次層疊的絕緣層和犧牲層;
在所述堆疊結構中形成在所述第三方向上貫穿所述堆疊結構的多個橋接柱,在所述第三方向上,所述橋接柱與所述阻擋環一一對應,并且所述橋接柱的底部對應的底部疊層區域被所述阻擋環環繞。
可選地,在所述襯底表面形成沿垂直于所述襯底表面的第三方向堆疊的底部疊層還包括以下步驟:
在所述襯底上形成阻擋層;
在所述阻擋層上方依次形成第一半導體層、源極犧牲層以及第二半導體層。
可選地,在所述底部疊層中形成阻擋環,還包括以下步驟:
在所述底部疊層中形成多個環形溝槽,多個所述環形溝槽在所述第一方向上間隔排列;
在所述環形溝槽中填充絕緣材料。
可選地,在所述堆疊結構中形成在所述第三方向上貫穿所述堆疊結構的多個橋接柱,還包括以下步驟:
形成在所述第三方向上貫穿所述堆疊結構的多個通孔,多個所述通孔與多個所述阻擋環一一對應;
在所述通孔中填充絕緣材料。
可選地,所述第一半導體層、所述源極犧牲層以及所述第二半導體層為具有不同摻雜濃度的多晶硅層。
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