[發(fā)明專利]一種基于硬件實現(xiàn)LDPC編譯碼的仿真系統(tǒng)及其工作方法

有效

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• 申請日: 2020-08-03
• 公開（公告）號: CN111817728B
• 公開（公告）日: 2022-03-01
• 發(fā)明（設計）人: 吳非;付內(nèi)東;張猛;崔蘭蘭;于勤;謝長生
• 申請（專利權(quán)）人: 華中科技大學
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 武漢臻誠專利代理事務所(普通合伙) 42233
• 代理人: 宋業(yè)斌

本發(fā)明公開了一種基于硬件實現(xiàn)LDPC編譯碼的仿真系統(tǒng)，包括隨機信息序列生成模塊、編碼模塊、噪聲生成模塊、調(diào)制模塊、數(shù)據(jù)緩存模塊、解調(diào)模塊和譯碼模塊。隨機信息序列生成模塊的輸出端與編碼模塊的輸入端通訊連接，編碼模塊的輸出端和噪聲生成模塊的輸出端分別與調(diào)制模塊的輸入端通訊連接，調(diào)制模塊的輸出端與數(shù)據(jù)緩存模塊輸入端通訊連接，同時調(diào)制模塊的輸出端和數(shù)據(jù)緩存模塊輸出端分別與解調(diào)模塊輸入端通訊連接，解調(diào)模塊輸出端和譯碼模塊輸入端通訊連接。本發(fā)明通過采用并行和流水線的硬件實現(xiàn)結(jié)構(gòu)，減少了LDPC編譯碼的時延，并提高了硬件資源利用率。

技術(shù)領域

本發(fā)明屬于無線通信領域，更具體地，涉及一種基于硬件實現(xiàn)LDPC編譯碼的仿真系統(tǒng)及其工作方法。

背景技術(shù)

低密度奇偶校驗碼(Low-Density Parity Check，簡稱LDPC)由于具有高糾錯能力而被廣泛應用于無線通信領域中。

如今，用于執(zhí)行LDPC編譯碼的機制都是基于軟件實現(xiàn)，且已經(jīng)十分成熟。然而，基于軟件實現(xiàn)LDPC編譯碼的機制存在兩個主要缺點，第一，由于軟件代碼段是順序執(zhí)行的，無法采用并行和流水線結(jié)構(gòu)減少運行周期，且受到計算機主頻本身的限制，因此導致編譯碼過程的時間延遲高；第二，軟件架構(gòu)的底層結(jié)構(gòu)對開發(fā)人員不可見，開發(fā)人員在對實現(xiàn)LDPC編譯碼的軟件進行優(yōu)化時，無法直觀地獲取軟件資源消耗和最長延遲路徑，從而導致優(yōu)化過程難度大。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的以上缺陷或改進需求，本發(fā)明提供一種基于硬件實現(xiàn)LDPC編譯碼的仿真系統(tǒng)及其工作方法，其目的在于，解決現(xiàn)有基于軟件實現(xiàn)LDPC編譯碼的機制中由于軟件代碼段順序執(zhí)行、以及計算機主頻受限所導致的編譯碼過程時間延遲高的技術(shù)問題，以及由于軟件架構(gòu)的底層結(jié)構(gòu)對開發(fā)人員不可見導致編譯碼軟件的優(yōu)化過程難度大的技術(shù)問題。

為實現(xiàn)上述目的，按照本發(fā)明的一個方面，提供了一種基于硬件實現(xiàn)LDPC編譯碼的仿真系統(tǒng)，包括隨機信息序列生成模塊、編碼模塊、噪聲生成模塊、調(diào)制模塊、數(shù)據(jù)緩存模塊、解調(diào)模塊和譯碼模塊。

隨機信息序列生成模塊的輸出端與編碼模塊的輸入端通訊連接，編碼模塊的輸出端和噪聲生成模塊的輸出端分別與調(diào)制模塊的輸入端通訊連接，調(diào)制模塊的輸出端與數(shù)據(jù)緩存模塊輸入端通訊連接，同時調(diào)制模塊的輸出端和數(shù)據(jù)緩存模塊輸出端分別與解調(diào)模塊輸入端通訊連接，解調(diào)模塊輸出端和譯碼模塊輸入端通訊連接。

隨機信息序列生成模塊用于隨機生成信息序列，并發(fā)送給編碼模塊。

編碼模塊包括用于存儲PI矩陣的第一存儲單元，獲取預先存儲在其第一存儲單元中的PI矩陣，并將該PI矩陣和來自隨機信息序列生成模塊的信息序列進行運算處理，以得到編碼序列；其中存儲PI矩陣的第一存儲單元包括單端口的第一只讀存儲器ROM和第一地址計數(shù)器，第一ROM用于存儲PI矩陣中的元素，第一地址計數(shù)器用于向第一ROM發(fā)送PI矩陣的讀地址和讀信號；第一地址計數(shù)器在PI矩陣的地址范圍內(nèi)每個時鐘周期加一，第一ROM在收到讀信號開始的兩個時鐘周期后獲取讀地址的數(shù)據(jù)，并發(fā)給編碼模塊。

噪聲生成模塊用于生成加性高斯白噪聲AWGN序列，每個周期可以產(chǎn)生兩個AWGN噪聲值，多個周期的循環(huán)計算得到AWGN序列。

調(diào)制模塊用于對來自編碼模塊的編碼序列進行BPSK調(diào)制處理，以得到調(diào)制后的數(shù)據(jù)序列，再將調(diào)制后的數(shù)據(jù)序列與AWGN序列進行對應位求和，以得到加噪后的數(shù)據(jù)序列，并將加噪后的數(shù)據(jù)序列及其地址發(fā)送給數(shù)據(jù)緩存模塊存儲。

數(shù)據(jù)緩存模塊包括一個雙端口RAM和第三地址計數(shù)器，雙端口RAM用于在一個時鐘周期內(nèi)同時對加噪后的數(shù)據(jù)序列的兩個數(shù)據(jù)進行存儲或者讀出，對調(diào)制模塊發(fā)送過來的加噪后的數(shù)據(jù)序列及其地址進行存儲，并在解調(diào)模塊解調(diào)前將其緩存的數(shù)據(jù)讀出；第三地址計數(shù)器用于在每次雙端口RAM讀出數(shù)據(jù)前向其發(fā)送讀地址和讀信號，在數(shù)據(jù)地址范圍內(nèi)每個時鐘周期加一；雙端口RAM在收到讀信號開始的兩個時鐘周期后獲取讀地址對應的數(shù)據(jù)，并發(fā)送給解調(diào)模塊。